JPH0375959A - マルチプロセッサのデータ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マルチプロセッサのデータ転送装置に関し、
更に詳細には、マルチプロセッサ毎にデータ出力用のバ
ッファメモリを有するデータ転送装置に関するものであ
る。

［従来技術］ 従来、マルチプロセッサのデータ転送装置では、複数の
プロセッサとメモリ装置、入出力装置などの共有資源と
が共通バス上に接続され、プロセッサは共通バスを介し
て共有資源上のデータをアクセスしていた。

［発明が解決しようとする課題］ しかしながら、複数個のプロセッサが同時に同じ共有資
源上のデータをアクセスしようとすると、あらかじめ決
められた優先順位にもとづいて順番にアクセスが行われ
るため、優先順位の低いプロセッサは、優先順位の高い
プロセッサか共通バスを使用して共有資源上のデータを
アクセスしている間、自らの処理を一時中断しなければ
ならず、処理速度の高速化を計ることか困難であった。

本発明は、上述した問題点を解決するためになされたも
のであり、複数のプロセッサモジュール中に、各々バッ
ファメモリを設け、プロセッサが共有資源にデータを転
送する時に、共通バスが他のプロセッサにより占有され
ていた場合、自らのモジュールの中のバッファメモリに
その転送すべきデータを書き込み、所定のプログラム処
理を弓き続き実行するようにし、それによって装置全体
の処理の高速化を計ることを目的としている。

［課題を解決するための手段］ この目的を達成するために本発明のデータ転送装置は、
２以上のプロセッサモジュール内に、プロセッサが共有
資源に出力するデータを蓄えるバッファメモリと、共通
バス上に、各バッファメモリ中のデータの有無を示すフ
ラグラインと、バッファメモリ中のデータを共有資源へ
転送制御するＤＭＡコントローラとを備えている。

［作用コ 上記の構成を有する本発明のデータ転送装置のプロセッ
サは、所定のプログラムに従って共有資源にデータを転
送する場合、共通バスが空いている時は、共通バスの使
用権を獲得した後、データの転送を行う。一方、他のプ
ロセッサにより共通バスが使用されている時は、自らの
モジュール内にあるバッファメモリに転送すべきデータ
を書き込み、共通バス上のフラグラインをセットした後
、所定のプログラムに従って処理を継続する。ＤＭＡコ
ントローラは前記フラグラインがセットされると、共通
バスか空くのを待って、転送すべきデータが蓄えられて
いるバッファメモリ内のデータを共有資源に転送し、フ
ラグラインをリセットする。

［実施例］ 以下、本発明を具体化した一実施例を図面を参照して説
明する。図面を参照してデータ転送装置全体の構成を説
明する。共通バス２０に２個のプロセッサモジュール１
，２と共有資源３とが接続されている。共通バス２０は
アドレスライン、ブタライン、制御ライン（ともに図示
せず）とフラグライン２０ａより構成されており、プロ
セッサモジュール１．プロセッサモジュール２．共有資
源３とそれぞれ接続されている。

プロセッサモジュール１はプロセッサ４．ローカルメモ
リ６１　　ローカルバスゲート１０．バッファメモリ１
２．グローバルバスゲート１６より構成されており、プ
ロセッサ４はローカルバス８を介してローカルメモリ６
をアクセスし、またローカルバスゲート１０を開き、グ
ローバルバスゲート１６を閉じて、ローカルバス８．グ
ローバルバス１４を介してバッファメモリー２をアクセ
スし、さらにローカルバスゲート１０．グローバルバス
ゲート１６をともに開いて、ローカルバス８．グローバ
ルバス１４．共通バス２ｏを介して共有資源３をアクセ
スすることができる。

プロセッサモジュール２もプロセッサモジュール−と同
じ構成になっている。

共有資源３は、共有メモリ１８とＤＭＡコントローラー
９より構成されている。

フラグライン２０ａはプロセッサ４またはプロセッサ５
によりセットされＤＭＡコントローラー９によりリセッ
トされる。

ＤＭＡコントローラー９は常にフラグライン２０ａの状
態を監視し、フラグライン２０ａがセットされたならば
、共通バス２０が空くのを待ち、バッファメモリー２か
バッファメモリー３のどちらにデータが記憶されている
か調べ、そのメモリのデータを共有メモリ１８に転送し
た後、フラグライン２０ａをリセットする。ＤＭＡコン
トローラ１９は共通バスの獲得に対し最も高い優先順位
がちえられている。

次に本実施例のデータ転送装置の動作を説明する。あら
かじめプロセッサ４とプロセッサ５は優先順位が決めら
れており、プロセッサ４の方がプロセッサ５より高い優
先順位を有している。ここでプロセッサ４とプロセッサ
５とが同時に共有メモリ１８にリードアクセスしようと
した場合、プロセッサ４が先に共有メモリー８にリード
アクセスし、プロセッサ５はプロセッサ４のリードアク
セスが終了する迄、処理を中断し、終了後、共有メモリ
１８にリードアクセスする。またプロセッサ４の共有メ
モリへのリードアクセスと、プロセッサ５の共有メモリ
へのライトアクセスとが同時に発生した場合、優先度に
関係なく、プロセッサ４のリードアクセスが実行され、
同時にプロセッサ５は共有メモリ１８へのライトデータ
をバッファメモリ１３に書き込み、終了後フラグライン
２０ａをセットし、処理を継続する。プロセッサ４のリ
ードアクセスが終了後ＤＭＡコントローラ１９はフラグ
ライン２０ａがセットされているのを検出し、バッファ
メモリ１３に書き込まれているデータを共有メモリ１８
へ転送し、フラグライン２０ａをリセットする。この転
送が行われている間、プロセッサ５はローカルバス９を
介してローカルメモリ７とのデータ転送処理を並列に実
行することができる。またプロセッサ４の共有メモリへ
のライトアクセスとプロセッサ５の共有メモリへのリー
ドアクセスが同時に発生した場合、前記の場合と逆の動
作を行う。またプロセッサ４とプロセッサ５とがともに
共有メモリにライトアクセスしようとした場合、優先度
の高いプロセッサ４が共有メモリにアクセスを行い、同
時にプロセッサ５は共有メモリへのライトデータをバッ
ファメモリ１３に書き込み、フラグライン２０ａをセッ
トする。プロセッサ４のライトアクセス終了後、ＤＭＡ
コントローラ１９はフラグライン２０ａがセットされて
いるのを検出し、バッファメモリ１３に書き込まれてい
るデータを共有メモリ１８へ転送し、フラグライン２０
ａをリセットする。

本発明は以上詳述した実施例に限定されるものではなく
、その趣旨を逸脱しない範囲において種々の変更を加え
ることができる。

例えば、本実施例においてはプロセッサモジュールは２
個、共有資源は１個の場合を示したが、ともにそれ以上
の個数を含むデータ転送装置も可能であり、また共有資
源内に含まれているＤＭＡコントローラをプロセッサモ
ジュール中、または独立して共通バスに接続することも
可能である。

［発明の効果］ 以上詳述したことから明らかなように、本発明によれば
、データ転送装置内の共通バスが占有されている時、共
有資源へのライトアクセスが発生した場合、共通バスが
空く迄、処理を中断する必要がないので、装置全体の処
理速度を高速化することができる。

【図面の簡単な説明】

図面は本発明を具体化した実施例のブロック図である。 図中、１，２はプロセッサモジュール、３は共有資源、
４，５はプロセッサ、６，７はローカルメモリ、８，９
はローカルバス、１０．１１はローカルバスゲート、１
２はバッファメモリである。

Claims (1)

1. 【特許請求の範囲】 １、所定のプログラムおよびデータを記憶するローカル
   メモリと、そのプログラムに基づき所定の処理を実行す
   るプロセッサとを有する２以上のプロセッサモジュール
   と、 前記プロセッサと共通バスを介してデータの入出力を行
   う１個または２以上の共有資源とを備える装置において
   、 前記プロセッサモジュール内に、プロセッサが前記共有
   資源に出力するデータを記憶するバッファメモリと、 共通バス上に、前記バッファメモリ中のデータの有無を
   示すフラグラインと、 前記バッファメモリから前記共有資源へのデータ転送を
   制御するＤＭＡコントローラとを含むことを特徴とする
   マルチプロセッサのデータ転送装置。