JPS63141160A - マルチマイクロプロセツサシステムにおけるバス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔Ｒ要〕 本発明は共通バス方式をとるマルチマイクロプロセッサ
システムにおいて、 各プロセッサが共通メモリをアクセスしようとするとぎ
に起るバス競合を、新たに設けたプロセッサとそのプロ
セッサとの通信を行なうための個別共有メモリ、個別共
有バスを用いて共通メモリのアクセス率を下げ、バス調
停をインテリジェント的に行なうことにより、 処理速度、処理の効率を向上するようにしたものである
。

〔産業上の利用分野〕

本発明はマルチマイクロプロセッサシステムにおけるバ
ス制御方式に係り、特に中央処理装置（ＣＰＵ）にマイ
クロプロセッサを複数個用いて、共通のバスを介して共
通メモリをアクセスして多くの処理を並列に行なうマル
チマイクロプロセッサシステムにおける共通バスの制御
方式に関する。

マルチマイクロプロセッサシステムは、処理の複雑化に
伴い、メモリ、入出力装置、プロセッサ等の構成要素の
増大化、高速化が必要とされている。また、各処理間の
情報、データの交換はプロセッサの数が増すにつれて指
数的に増大することになり、各プロセッサ間の通信を高
速、かつ、簡単に行なう方法が必要とされている。

このような情況において、マルチマイクロプロセッサシ
ステムの構成要素を１本のシステムバスで接続しただけ
の方式、所謂共通バス方式は構成が簡単で、各プロセッ
サ間通信の方法も簡単に行なえるため、よく用いられる
。

しかし、この共通バス方式は各構成要素間をつなぐバス
が１木しかないため、一度に２つの構成要素間でしか通
信できな゛い。従って、構成要素が増大しても、処理効
率を低下させることなく、バスの使用権をどの構成要素
に渡すかの判断も効率良く行なえるバス制御方式が必要
とされる。

〔従来の技術〕

従来の共通バス方式の原理ブ［１ツク図を第３図に示す
。同図中、プロセッサ１．２及び３とメモリ４、入出力
装置（Ｉｌｏ）５とは夫々共通バス６を介して接続され
ており、それら構成要素間の通信は共通バス６を介して
行なわれる。

この共通バス方式において、２つ以上の構成要素、特に
プロセッサ１〜３間開士において共通バスの使用要求が
同時に発生した際、どの構成要素に共通バス６の使用権
を与えるかのバス調停方法については、大きく分けて３
つの方式、すなわち固定順序方式、並列順序方式及び回
転順序方式に分けられる。このうち、固定順序方式はプ
ロセッサ１〜３間の優先順位が固定されている方式、並
列順序方式はプロセッサ１〜３は各々対等で、同時アク
セス時のみ優先順位がつけられている方式、回転順序方
式は並列順序方式のプロセッサ同時アクセス時の優先順
位が順次変更される（回転する）方式である。

これら３方式のうち、従来の並列順序方式の一例につい
て第４図（＠略図）のブロック図と共に、更に詳細に説
明する。第４図において、プロセッサ８−１．８−２及
び８−３は各々ゲート９−１゜９−２及び９−３を介し
てシステムバス１０に共通に接続され、更にシステムバ
ス１０を介して共通メモリ１１に接続されている。

この従来の並列順序方式においては、プロセッサ８−１
〜８−３はシステムバス１０の使用要求をバス・アービ
タ１３−１〜１３−３を通してプライオリティ・エンコ
ーダとデコーダとを含む回路１２へ送出する。回路１２
はこの要求に従ってバス・アービタ１３−１〜１３−３
のうち対応する１個のバス・アービタへ使用権を与え、
使用権を与えられたバス・アービタにより、ゲート９−
１〜９−３のうち対応する１個のゲートのみがオーブン
とされる。

例えば、プロセッサ８−１〜８−３のうち、最も早くプ
ロセッサ８−１が回路１２に対して使用要求を行なった
場合は、バス・アービタ１３−１に使用権が与えられる
ので、ゲート９−１のみがオーブンとされる。これによ
り、プロセッサ８−１はゲート９−１、システムバス１
０を夫々介して共通メモリ１１をアクセスすることがで
きる。

また、ブロセッ＋ｊ８−１〜８−３のうち、同時に２以
上のプロセッサからシステムバス１０の使用要求があっ
た場合は、回路１２内のプライオリティ・エンコーダで
予め決められた優先順位に従って、そのうちの１個のプ
ロセッサに対応して設けられたバス・アービタのみに使
用権が与えられる。

〔発明が解決しようとする問題点〕

従来のバス共通方式では、優先順位が何らかの形で固定
されており、そのプロセッサが行なっている処理には無
関係であった。従って、プロセッサの処理内容、例えば
他のプロセッサの処理の結果持ちというような処理が生
じた場合、その処理が終了したかどうかは、共通メモリ
へのアクセスでしか判断できないため、その分システム
バスのアクセス率が増加し、処理効率、速度の低下を召
いていた。

また、ＤＭＡ　（Ｄ　１ｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃ
ｃｅｓｓ　）転送を共通メモリと成るプロセッサのロー
カルメＬりとの間で行なっているような場合、その終了
まで他のプロセッサに共通メモリをアクセスさせないこ
とが必要であるが、並列順序方式ではＤＭＡ転送の間に
割り込んでアクセスされるおそれがあり、各プロセッサ
はＤＭＡ転送の開始及び終了を知る必要があった。

本発明は上記の点に鑑みて創作されたもので、共通バス
の調停制御を、プロセッサが行なっている処理に応じて
行なうことができるマルチマイクロプロセッサシステム
におけるバス制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のマルチマイクロプロセラ４ノ゛システ
ムにおけるバス制御方式の原理構成図である。

同図中、１５−１〜１５−ｎＧ、ｔｎａ　（ただし、ｎ
は２以上の整数）のマイクロプロセッサで、［１−カル
メモリを有している。マイクロプロセッサ１５−１〜１
５−ｎとそれらすべてによりアクセス可能な共通メモリ
１７との間は、１木のシステムバス１８で接続されてい
る。

マイクロプロセッサ１５−１〜１５−ｎの各々には、個
別共有メモリ１９−１〜１９−ｎが１：１に対応して設
けられている。また、１６は上位マイクロプロセッサで
、個別共有バス２０を介して個別共有メモリ１９−１〜
１つ−ｎに夫々接続されると共に、マイクロプロセッサ
１５−１〜１５−ｎに接続され、更にゲート２５を介し
てシステムバス１８に接続されている。上位マイクロプ
ロセッサ１６はマイクロプロセッサ１５−１〜１５−ｎ
が共通メモリ１７をアクセスしたいという要求が、その
マイクロプロセッサから通知され、その通知が競合する
場合は、通知をしたマイクロプロセッサに対応して設け
られている個別共有メモリから読み出したデータ内容の
重要度順にマイクロプロセッサ“によるシステムバスの
使用権を設定する。

〔作用〕

マイクロプロセッサ１５−１〜１５−ｎのうち、例えば
２つのマイクロプロセッサ１５−１と１５−　ｎ　、！
：　ｆｆ１−共通メモリ１７をアクセスする必要が生じ
た場合、マイクロプロセッサ１５−１と１５−ｎがその
処理内容を示すデータを、ゲート２１−１．２１−ｎと
２２−１．２２−ｎとを介して個別共有メモリ１９−１
と１９−ｎとに供給し、これを古き込む。また、これと
同時にマイクロプロセッサ１５−１．１５−ｎは上位マ
イクロプロセッサ１６へ、共通メモリ１７をアクセスし
たい旨の通知を夫々行なう。

上位マイクロプロセッサ１６はこの通知が競合するため
、その通知を行なったマイクロプロセッサ１５−１と１
５−ｎに対応して設けられている個別共有メモリ１９−
１と１９−ｎの記憶データを個別共有バス２０を介して
アクセスして読み出し、ゲート２３−１．２３−ｎを介
して供給されるそれらのデータ内容を比較して、予め設
定した重要度に応じて重要度の高い方のデータを格納し
ている個別共有メモリに対応する一のマイクロプロセッ
サに、システムバス１８の使用権を与える。

これにより、マイクロプロセッサ１５−１に使用権を設
定するときは、ゲート２１−１と２４−１とが夫々オー
ブンとされ、他方、マイクロプロセッサ１５−ｎに使用
権を設定するとぎには、ゲート２１−ｎと２４−ｎとが
オープンとされる。

本発明ではマイクロプロセッサ１５−１〜１５−ｎと上
位マイクロプロセッサ１６との通信はシステムバス１８
とは別個のｆｉυ別共有バス２０で行なえるため、マイ
クロプロセッサ１５−１−１５−ｎのうちの−のマイク
ロプロセッサがシステムバス１８を使用中であっても、
上位マイクロプロセッサ１６とマイクロプロセッサ間で
の通信は行なえる。

また、システムバス１８を使用中の−のマイクロプロセ
ッサ以外のマイクロプロセッサは、上位マイクロプロセ
ッサ１６よりゲート２４−１〜２４−ｎの制御権を与え
られるまでの間、システムバス１８を使用中の上記の−
のマイクロプロセッサの処理が終了していないと判断で
きるので、共通メモリ１７をアクセスする必要がない。

〔実施例〕

第２図は本発明の一実施例のブロック図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。第２図において、マイクロプロセッ
サ１５−１〜１５−ｎのうち１番目＜＋＝１．２．・・
・、ｎ）のマイクロプロセッサ１５−；は、一つのプロ
セッサ２７−１とローカルメモリ２８−１とからなる。

同様に、上位マイクロプロセッサ１６も一つの上位プロ
セッサ２９とローカルメモリ３０とからなる。ローカル
メモリ２８−ｉ、３０には、プロセッサ２７−ｔ、上位
プロセッサ２９の動作制御用プログラムなどが格納され
ている。

ｎ個（例えばｎ−８）のプロセッサ２７−１〜２７−ｎ
のうち、任意の−のプロセッサ、例えば２７−１が共通
メモリ１７をアクセスする際、まずバス・アービタ３２
−１に指令してゲート２１−１及び２２−１を開かせて
、アクセス内容のデータをゲート２１−１．２２−１を
通して個別共有メモリ１９−１に書き込んだ後ハードウ
ェア割込み３１により上位プロセッサ２９に通知する。

上位プロセッサ２９はここでは通知の競合が無いので、
バス・アービタ３２−１に対してゲート２４−１の制御
をプロセッサ２７−１の出力により行なえるようにする
。これにより、プロセッサ２７−１はゲート２１−１及
び２４−１を夫々間いて、システムバス１８を通して共
通メモリ１７をアクセスすることができる。

一方、上位プロセッサ２９への通知が例えばプロセッサ
２７−１と２７−ｎとからあって競合する場合、上位プ
ロセッサ２９はバス・アービタ３２−１と３２−ｎに命
令してゲート２３−１と２３−ｎとを開かせ、これによ
り上位プロセッサ２９は個別共有バス２０−１を通して
入来する個別共有メモリ１９−１よりのデータを読み取
り、また個別共有バス２０−ｎを通して入来する個別共
有メモリ１９−ｎよりのデータを読み取る。

上位プロセッサ２９はこれらのデータ内容を判断し、重
要度の高い方のデータ、例えば個別共有メモリ１９−ｎ
のデータがプロセッサ２７−１の結東持ちの処理内容で
あった場合は、個別共有メモリ１９−１のデータの方を
優先し、バス・アービタ３２−１に命令してゲート２４
−１の制御権をプロセッサ２７−１に渡す。

一方、ゲート２４−ｎの制御は上位プ［１セツナ２９に
委ねられ閉じられている。その後、プロセッサ２７−１
はその処理を終了すると、再びハードウェア割込み３１
により上位プロセッサ２９に今度は処理の終了を通知す
る。この通知を受けた上位プロセッサ２９は今度はバス
・アービタ３２−１．３２−ｎに指令して、ゲート２４
−１を閉じると共に、ゲート２４−ｎの制御権をプロセ
ッサ２７−ｎに渡し、プロセッサ２７−　ｎによる共通
メモリ１７のアクセスを可能とする。

ここで、前記した従来のバス制御方式では、プロセッサ
２７−ｎの処理がプロセッサ２７−１の処理の結果を必
要とする場合、プロセッサ２７−１の処理の終了を共通
メモリ１７に書き込んで知らせるようにしていたため、
プロセッサ２７−ｎは処理の終了を判断するために幾度
も共通メモリ１７をアクセスする必要があり、その結果
、弛のプロセッサの共通メモリ１７へのアクセスを遅延
させていた。

これに対し、本実施例によれば、プロセッサ２７−１の
処理が終了すると、その旨の通知が上位プロセッサ２９
に対して行なわれ、それに基づいてゲート２４−ｎが開
かれるから、プロセッサ２７−ｎは共通メモリ１７をア
クセスする必要がなく、プロセッサ２７−ｎに対して共
通メモリ１７をアクセスさせないようにすることができ
る。

このため、上記の他のプロセッサの共通メｔす１７への
アクセスの遅延の問題が解決できる。

また、他のプロセッサが共通メモリ１７をアクセス中に
も、上位ブ［］セッサ２９と別のプロセッサとの間で個
別共有バスにより個別に通信ができる。

なお、ゲート２５は上位プロセッサ２９が共通メモリ１
７をアクセスする場合にのみ上位プロセッサ２９により
開かれる。

〔発明の効果〕

上述の如く、本発明によれば、共通のシステムバスの使
用を要求するマイクロプロセッサの処理内容を判断して
重要なものから順に使用させる、インテリジェント的な
バス調停υＩＩができ、システムバスを使用していない
マイクロプロセッサは別個に個別共有バスを介して上位
マイクロプロセッサどの間で通信ができるので、システ
ムバスの使用率を従来に比べ低減でき、また、システム
バスを使用しているマイクロプロセッサの処理の終了を
知るために別のマイクロプロセッサは共通メモリをアク
セスする必要がなく、その分システムバスのアクセス率
が低減し、処理効率、処理速度を向上することができ、
し、かも共通メ［りをアクセスしていない期間中、マイ
クロプロセッサは別の仕事を行なうことができる等の数
々の効果を有するものである。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明の一実施例のブロック図、第３図は従来
方式の原理ブロック図、 第４図は従来方式の一例のブロック図である。 図において、 １５−１〜１５−ｎはマイクロブ［１セツザ、１６は上
位マイクロプロセッサ、 １７は共通メモリ、 １８はシステムバス、 １９−１〜１９−ｎは個別共有メモリ、２０．２０−１
〜２０−ｎは個別共有バス、２７−１〜２７−ｎはプロ
セッサ、 ２９は上位プロセッサ、 ３２−１〜３２−ｎはバス・アービタである。 代理人　弁理士　井　桁　貞　一 本発明の原理構成図 第１図 本発明の一実施例のブロック図 第２図 従来方式の原理ブロック図 第３図 従来方式の一例のブロック図

Claims (1)

1. 【特許請求の範囲】 複数個のマイクロプロセッサ（１５−１〜１５−ｎ）と
   それらすべてによりアクセス可能な共通メモリ（１７）
   との間が、一つのシステムバス（１８）で接続されたマ
   ルチマイクロプロセッサシステムにおいて、 前記複数個のマイクロプロセッサ（１５−１〜１５−ｎ
   ）の各々に対応して設けられており、該マイクロプロセ
   ッサ（１５−１〜１５−ｎ）が前記共通メモリ（１７）
   をアクセスする際にその処理内容を示すデータが予め書
   き込まれる複数個の個別共有メモリ（１９−１〜１９−
   ｎ）と、前記複数個のマイクロプロセッサ（１５−１〜
   １５−ｎ）の前記共通メモリ（１７）に対するアクセス
   要求が通知され、該通知が２以上競合する場合に、該通
   知をしたマイクロプロセッサに対応して設けられた該個
   別共有メモリの記憶データを個別共有バス（２０）を介
   して各々読み出して比較し、そのデータ内容が最も重要
   である一のマイクロプロセッサに対して前記システムバ
   ス（１８）の使用権を与え、前記競合が生じないときは
   該通知をした一のマイクロプロセッサに対して前記シス
   テムバス（１８）の使用権を与える上位マイクロプロセ
   ッサ（１６）とを設けたことを特徴とするマルチマイク
   ロプロセッサシステムにおけるバス制御方式。