JPS5839343B2 - マルチプロセツサシステム ノ ユウセンセイギヨホウシキ - Google Patents
マルチプロセツサシステム ノ ユウセンセイギヨホウシキInfo
- Publication number
- JPS5839343B2 JPS5839343B2 JP50144631A JP14463175A JPS5839343B2 JP S5839343 B2 JPS5839343 B2 JP S5839343B2 JP 50144631 A JP50144631 A JP 50144631A JP 14463175 A JP14463175 A JP 14463175A JP S5839343 B2 JPS5839343 B2 JP S5839343B2
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- JP
- Japan
- Prior art keywords
- memory
- multiprocessor system
- processing unit
- request signal
- mcu
- Prior art date
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Description
【発明の詳細な説明】
この発明は複数のプロセシングユニットを有するマルチ
プロセッサシステムの優先制御方式に関する。
プロセッサシステムの優先制御方式に関する。
現在マイクロコンピュータの開発が進むにしたがって、
複数のプロセシングユニットを用いたマルチプロセッサ
システムが普及しつ〜ある。
複数のプロセシングユニットを用いたマルチプロセッサ
システムが普及しつ〜ある。
これは、ミニコンピユータやマイクロプロセッサにおい
ては、１台のプロセシングユニットの処理機能がそれ程
大きくないからであって、たとえば６各のプロセシング
ユニットにあらかじめ固定して特定のジョブを割付げて
独立に処理させるとともに相互のプロセシングユニット
間の連絡は管理プログラムによって制御するなどの制御
方法がとり入れられている。
ては、１台のプロセシングユニットの処理機能がそれ程
大きくないからであって、たとえば６各のプロセシング
ユニットにあらかじめ固定して特定のジョブを割付げて
独立に処理させるとともに相互のプロセシングユニット
間の連絡は管理プログラムによって制御するなどの制御
方法がとり入れられている。
ところで上記管理プログラムは、一般に割付けられたジ
ョブの管理を行なうのみであって、実際のジョブの実行
は行なわない。
ョブの管理を行なうのみであって、実際のジョブの実行
は行なわない。
すなわち、ソフトウェア上ではマルチプロセッサシステ
ムの制御には上述の方法を必要とした場合でも、ハード
ウェア上では次の２つの問題が存在する。
ムの制御には上述の方法を必要とした場合でも、ハード
ウェア上では次の２つの問題が存在する。
第１にプロセシングユニット各々がローカルメモリを別
個に有する場合（第１図参照）、各プロセシングユニッ
トでのジョブの実行効率は高くなるが、ローカルメモリ
の他にメインメモリを必要とするから、各ローカルメモ
リとメインメモリとの間での情報の受授にページング方
式を採用する場合にソフトウェアへの負担が大きくなる
という欠点が生じる。
個に有する場合（第１図参照）、各プロセシングユニッ
トでのジョブの実行効率は高くなるが、ローカルメモリ
の他にメインメモリを必要とするから、各ローカルメモ
リとメインメモリとの間での情報の受授にページング方
式を採用する場合にソフトウェアへの負担が大きくなる
という欠点が生じる。
このソフトウェア面の欠点を除去しようとすると、情報
転送効率が低下したりノ・−ドウエアの複雑化を招くか
ら、システムのスループットを高めることは困難となる
。
転送効率が低下したりノ・−ドウエアの複雑化を招くか
ら、システムのスループットを高めることは困難となる
。
第２の問題は、各プロセシングユニットが共有する単一
のメモリシステムを有し、メモリパスラインもプロセシ
ングユニットすべてに共通に使用するときに生じる。
のメモリシステムを有し、メモリパスラインもプロセシ
ングユニットすべてに共通に使用するときに生じる。
すなわち、メモリシステムに対するデータ等の要求頻度
が高くなるから、同時に同じメモリ領域の使用権の要求
が発生した場合には、合理的に優先制御がなされなくて
はならない。
が高くなるから、同時に同じメモリ領域の使用権の要求
が発生した場合には、合理的に優先制御がなされなくて
はならない。
このため、メモリアクセスの優先順位決定がシステムの
スループットを低めることな（確実に行なわれる必要が
ある。
スループットを低めることな（確実に行なわれる必要が
ある。
この発明は上記事情に鑑みなされたもので、複数のプロ
セシングユニットあるいはチャンネルコントローラなど
が共通に単一のメモリシステムと接続されているマルチ
プロセッサシステムにおいて効率よく各機器のメモリア
クセスを制御するようにしたマルチプロセッサシステム
の優先制御方式を提供することを目的とする。
セシングユニットあるいはチャンネルコントローラなど
が共通に単一のメモリシステムと接続されているマルチ
プロセッサシステムにおいて効率よく各機器のメモリア
クセスを制御するようにしたマルチプロセッサシステム
の優先制御方式を提供することを目的とする。
以下図面を参照してこの発明の一実施例を説明する。
第２図はメモリ１、メモリバス２を各プロセシングユニ
ット（以年単ＫＣＰＵ＃１、ＣＰＵ＃２・・・・・・・
・・という）が共通に使用した場合のシステムブロック
図である。
ット（以年単ＫＣＰＵ＃１、ＣＰＵ＃２・・・・・・・
・・という）が共通に使用した場合のシステムブロック
図である。
メモリコントロールユニツ）ＭＣＵは１ワード乃至数ワ
ードのアドレスが割付けられた記憶部たとえばレジスタ
３を有し、このレジスタ３の内容はＣＰＵ＃１、＃２・
・・・・・・・・を介してプログラムにより適宜変更さ
れるようになっている。
ードのアドレスが割付けられた記憶部たとえばレジスタ
３を有し、このレジスタ３の内容はＣＰＵ＃１、＃２・
・・・・・・・・を介してプログラムにより適宜変更さ
れるようになっている。
また、このメモリコントロールユニツ）ＭＣＵは上記レ
ジスタ３の内容によって接続されるＣＰＵ＃１、ＣＰＵ
＃２・・・・・・・・・およびＤＭＡチャネルコントロ
アう４の優先順位を識別し、設定された順位に従って各
ＣＰＵ、ＤＭＡチャネルコントローラにメモリ１および
メモリバス２の使用権を譲り渡すものである。
ジスタ３の内容によって接続されるＣＰＵ＃１、ＣＰＵ
＃２・・・・・・・・・およびＤＭＡチャネルコントロ
アう４の優先順位を識別し、設定された順位に従って各
ＣＰＵ、ＤＭＡチャネルコントローラにメモリ１および
メモリバス２の使用権を譲り渡すものである。
なお、ＤＭＡチャネルコントローラ４は上記ＣＰＵ＃、
、＃２を介さずにＩ１０コントローラ（図示せず）から
直接に発生するアクセス要求を制御するダイレクトメモ
リアクセス（ＤＭＡ方式）用のチャネルコントローラで
ある。
、＃２を介さずにＩ１０コントローラ（図示せず）から
直接に発生するアクセス要求を制御するダイレクトメモ
リアクセス（ＤＭＡ方式）用のチャネルコントローラで
ある。
このようにメモリコントロールユニットＭＣＵに於てメ
モリ使用権の優先順位を記憶させておく場合、次の様な
手順でメモリ使用権の割当てが行なわれる。
モリ使用権の優先順位を記憶させておく場合、次の様な
手順でメモリ使用権の割当てが行なわれる。
（１）たとえばＣＰ ＵＯ３からメモリコントロールユ
ニットＭＣＵにメモリリクエスト信号ＭＲＱ１が送られ
るとする。
ニットＭＣＵにメモリリクエスト信号ＭＲＱ１が送られ
るとする。
このＭＲＱｌは制御線Ｃを介してＭＣＵに達する。
（２）ＭＣＵでは前記レジスタ３の内容とメモリリクエ
スト信号ＭＲＱ１とを照合したうえでＣＰＵ相互間にメ
モリ使用権を与えるか否かを判断する。
スト信号ＭＲＱ１とを照合したうえでＣＰＵ相互間にメ
モリ使用権を与えるか否かを判断する。
（３）そして、このＣＰＵ＃１にメモリ１の使用が許可
されると、ＭＣＵからＡＣＫ信号がＣＰＵ＃１ に返送
されることによりＣＰ Ｕ ＃ ｌ はメモリ１の使用
可能を知らされる。
されると、ＭＣＵからＡＣＫ信号がＣＰＵ＃１ に返送
されることによりＣＰ Ｕ ＃ ｌ はメモリ１の使用
可能を知らされる。
（４）そこでＣＰ’Ｕ＃１はメモリバス２、メモリ１を
使用してデータの転送を行なう。
使用してデータの転送を行なう。
データ転送のタイミング制御はＭＣＵによって行なわれ
、所定のパスシーケンスを終了した時点でたとえばＭＲ
Ｑｌ−Ｏとすることによってメモリ１の使用が終了した
事をＭＣＵに知らせる。
、所定のパスシーケンスを終了した時点でたとえばＭＲ
Ｑｌ−Ｏとすることによってメモリ１の使用が終了した
事をＭＣＵに知らせる。
こうしてメモリ使用権が上記レジスタ３によって指定さ
れる優先順位に応じて割当てられる場合、レジスタ３の
優先順位変更を必要とするときでもプログラムによって
その旨を指定するだけで適宜に再設定できるから、複数
のＣＰＵに割当てられたジョブをシステムの効率の低下
を招くことなしに容易に処理することができる。
れる優先順位に応じて割当てられる場合、レジスタ３の
優先順位変更を必要とするときでもプログラムによって
その旨を指定するだけで適宜に再設定できるから、複数
のＣＰＵに割当てられたジョブをシステムの効率の低下
を招くことなしに容易に処理することができる。
ソフトウェアの面からは、上記レジスタ３にアドレスを
設定しておくことで、その負担を軽減しうる。
設定しておくことで、その負担を軽減しうる。
なお、優先順位の等しいＣＰＵ相互間ではメモリリクエ
スト信号が先にＭＣＵに到達したものから許可するよう
にしており、また同時に到達した場合にはＭＣＵの内部
でノ・−ドウエアの面で優先順位をつげておいて処理し
てもよい。
スト信号が先にＭＣＵに到達したものから許可するよう
にしており、また同時に到達した場合にはＭＣＵの内部
でノ・−ドウエアの面で優先順位をつげておいて処理し
てもよい。
以上述べた様にこの発明はメモリコントロールユニット
に於て接続される複数のプロセシングユニットあるいは
チャネルコントローラの優先順位を書換え可能に記憶し
、かつフログラムによって適宜にその優先順位を変更す
るようにしたので、マルチプロセッサシステムの効率を
高めることができるマルチプロセッサシステムの優先制
御方式を提供できる。
に於て接続される複数のプロセシングユニットあるいは
チャネルコントローラの優先順位を書換え可能に記憶し
、かつフログラムによって適宜にその優先順位を変更す
るようにしたので、マルチプロセッサシステムの効率を
高めることができるマルチプロセッサシステムの優先制
御方式を提供できる。
第１図はマルチプロセッサシステムの一構成例を示すブ
ロック図、第２図はこの発明の一実施例を示すブロック
図である。 １・・・・・・メモリ、２・・・・・・メモリハス、３
・・・・・・レジスタ、４・・・・・・ＤＭＡチャネル
コントローラ。
ロック図、第２図はこの発明の一実施例を示すブロック
図である。 １・・・・・・メモリ、２・・・・・・メモリハス、３
・・・・・・レジスタ、４・・・・・・ＤＭＡチャネル
コントローラ。
Claims (1)
- １ 複数のプロセシングユニットあるいはチャネルコン
トヒーラと接続される記憶装置と、この記憶装置に関す
る制御を行なうとともに各プロセシングユニットおよび
チャネルコントローラの記憶装置の使用に関する優先順
位を記憶しさらにこの記憶内容をソフトウェアによって
変更可能なレジスタとを有するメモリコントロールユニ
ットとを具備し、プロセシングユニットあるいはチャネ
ルコントローラからメモリコントロールユニットに対す
るメモリリクエスト信号に対して、メモリコントロール
ユニットは上記レジスタの内容とメモリリクエスト信号
とを照合したうえで該プロセシングユニットにメモリ使
用権を与えるか否かを判断することを特徴とするマルチ
プロセッサシステムの優先制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144631A JPS5839343B2 (ja) | 1975-12-04 | 1975-12-04 | マルチプロセツサシステム ノ ユウセンセイギヨホウシキ |
| US06/209,216 US4400771A (en) | 1975-12-04 | 1980-11-21 | Multi-processor system with programmable memory-access priority control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144631A JPS5839343B2 (ja) | 1975-12-04 | 1975-12-04 | マルチプロセツサシステム ノ ユウセンセイギヨホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5267933A JPS5267933A (en) | 1977-06-06 |
| JPS5839343B2 true JPS5839343B2 (ja) | 1983-08-29 |
Family
ID=15366526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50144631A Expired JPS5839343B2 (ja) | 1975-12-04 | 1975-12-04 | マルチプロセツサシステム ノ ユウセンセイギヨホウシキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839343B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180946U (ja) * | 1983-05-23 | 1984-12-03 | 国松工業株式会社 | 自動車用アウトサイドミラ− |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2513407B1 (fr) * | 1981-09-24 | 1987-01-16 | Finger Ulrich | Systeme d'arbitrage des demandes d'acces de plusieurs processeurs a des ressources communes, par l'intermediaire d'un bus commun |
| US9208109B2 (en) * | 2011-06-01 | 2015-12-08 | Altera Corporation | Memory controllers with dynamic port priority assignment capabilities |
-
1975
- 1975-12-04 JP JP50144631A patent/JPS5839343B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180946U (ja) * | 1983-05-23 | 1984-12-03 | 国松工業株式会社 | 自動車用アウトサイドミラ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5267933A (en) | 1977-06-06 |
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