JP2504818B2 - マルチプロセッサ装置における共通メモリ制御方法 - Google Patents
マルチプロセッサ装置における共通メモリ制御方法Info
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- JP2504818B2 JP2504818B2 JP29776388A JP29776388A JP2504818B2 JP 2504818 B2 JP2504818 B2 JP 2504818B2 JP 29776388 A JP29776388 A JP 29776388A JP 29776388 A JP29776388 A JP 29776388A JP 2504818 B2 JP2504818 B2 JP 2504818B2
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Description
複数個のプロセッサを使用するマルチプロセッサ装置
において、マスタプロセッサとスレーブプロセッサとに
よって共通される共通メモリの制御方法に関し、 スレーブプロセッサのための専用メモリを設けること
なく、各プロセッサから共通メモリへのアクセス要求が
競合した場合にもスレーブプロセッサによる短時間内処
理を行うことを目的とし、 マスタプロセッサと、スレーブプロセッサと、前記マ
スタプロセッサとバスにより接続され前記マスタプロセ
ッサのプログラムが格納されたマスタメモリと、前記マ
スタプロセッサ及び前記スレーブプロセッサとバスによ
ってそれぞれ接続され前記スレーブプロセッサのプログ
ラムが格納された共通メモリと、前記マスタプロセッサ
又は前記スレーブプロセッサから前記共通メモリへのア
クセス要求があったときに、前記マスタプロセッサと前
記スレーブプロセッサとのアクセス可能回数の比率を示
すアクセス優先率に応じて前記共通メモリへのアクセス
を可能とするように調停する調停部を備えた共通メモリ
制御部と、を有したマルチプロセッサ装置における共通
メモリ制御方法であって、前記マルチプロセッサ装置
に、前記スレーブプロセッサに対する割り込み要求の発
生状態を監視するためのスレーブ監視部、及び前記調停
部における前記アクセス優先率を変更するための優先率
変更部を設けておき、前記スレーブプロセッサに対し、
前記共通メモリに格納された前記プログラムを用いて前
記スレーブプロセッサが処理を行う必要のある割り込み
要求が発生したときに、前記スレーブ監視部は前記優先
率変更部に対して前記スレーブプロセッサのアクセス可
能回数がより大きくなるように前記アクセス優先率を変
更するための制御を行い、前記スレーブプロセッサが前
記割り込み要求に基づく処理を終了したときに、前記ス
レーブ監視部は前記優先率変更部に対して前記アクセス
優先率を変更前の状態に戻すための制御を行うように鋼
製する。
において、マスタプロセッサとスレーブプロセッサとに
よって共通される共通メモリの制御方法に関し、 スレーブプロセッサのための専用メモリを設けること
なく、各プロセッサから共通メモリへのアクセス要求が
競合した場合にもスレーブプロセッサによる短時間内処
理を行うことを目的とし、 マスタプロセッサと、スレーブプロセッサと、前記マ
スタプロセッサとバスにより接続され前記マスタプロセ
ッサのプログラムが格納されたマスタメモリと、前記マ
スタプロセッサ及び前記スレーブプロセッサとバスによ
ってそれぞれ接続され前記スレーブプロセッサのプログ
ラムが格納された共通メモリと、前記マスタプロセッサ
又は前記スレーブプロセッサから前記共通メモリへのア
クセス要求があったときに、前記マスタプロセッサと前
記スレーブプロセッサとのアクセス可能回数の比率を示
すアクセス優先率に応じて前記共通メモリへのアクセス
を可能とするように調停する調停部を備えた共通メモリ
制御部と、を有したマルチプロセッサ装置における共通
メモリ制御方法であって、前記マルチプロセッサ装置
に、前記スレーブプロセッサに対する割り込み要求の発
生状態を監視するためのスレーブ監視部、及び前記調停
部における前記アクセス優先率を変更するための優先率
変更部を設けておき、前記スレーブプロセッサに対し、
前記共通メモリに格納された前記プログラムを用いて前
記スレーブプロセッサが処理を行う必要のある割り込み
要求が発生したときに、前記スレーブ監視部は前記優先
率変更部に対して前記スレーブプロセッサのアクセス可
能回数がより大きくなるように前記アクセス優先率を変
更するための制御を行い、前記スレーブプロセッサが前
記割り込み要求に基づく処理を終了したときに、前記ス
レーブ監視部は前記優先率変更部に対して前記アクセス
優先率を変更前の状態に戻すための制御を行うように鋼
製する。
本発明は、複数個のプロセッサを使用するマルチプロ
セッサ装置において、マスタプロセッサとスレーブプロ
セッサとによって共用される共通メモリの制御方法に関
する。 近年においては、コンピュータシステムの高速化及び
高性能化にともない、１台の装置に複数個のプロセッサ
を使用するマルチプロセッサ方式が多く採り入れられて
いる。マルチプロセッサ方式の装置では、複数個のプロ
セッサによって共用される共通メモリを通じてプロセッ
サ相互間のデータ転送が行われているため、データ転送
を効率よく行うための共通メモリ制御方法が要望されて
いる。
セッサ装置において、マスタプロセッサとスレーブプロ
セッサとによって共用される共通メモリの制御方法に関
する。 近年においては、コンピュータシステムの高速化及び
高性能化にともない、１台の装置に複数個のプロセッサ
を使用するマルチプロセッサ方式が多く採り入れられて
いる。マルチプロセッサ方式の装置では、複数個のプロ
セッサによって共用される共通メモリを通じてプロセッ
サ相互間のデータ転送が行われているため、データ転送
を効率よく行うための共通メモリ制御方法が要望されて
いる。
従来よりマルチプロセッサ装置は、マスタプロセッ
サ、スレーブプロセッサ、マスタプロセッサのプログラ
ムが格納されたマスタメモリ、マスタプロセッサ及びス
レーブプロセッサとバスにより接続されスレーブプロセ
ッサのプログラムが格納された共通メモリ、及び、共通
メモリを制御する共通メモリ制御部などから構成されて
いる。 このようなマルチプロセッサ装置において、共通メモ
リを通じてプロセッサ相互間のデータ転送を行う場合
に、それぞれのプロセッサから共通メモリに対してアク
セスの要求が行われるため、共通メモリ制御部はこれら
のアクセス要求に優先順位をつけ、１対１又は１対２な
どの固定比率によって調停し、共通メモリのアクセスの
制御を行っていた。
サ、スレーブプロセッサ、マスタプロセッサのプログラ
ムが格納されたマスタメモリ、マスタプロセッサ及びス
レーブプロセッサとバスにより接続されスレーブプロセ
ッサのプログラムが格納された共通メモリ、及び、共通
メモリを制御する共通メモリ制御部などから構成されて
いる。 このようなマルチプロセッサ装置において、共通メモ
リを通じてプロセッサ相互間のデータ転送を行う場合
に、それぞれのプロセッサから共通メモリに対してアク
セスの要求が行われるため、共通メモリ制御部はこれら
のアクセス要求に優先順位をつけ、１対１又は１対２な
どの固定比率によって調停し、共通メモリのアクセスの
制御を行っていた。
そのため、それぞれのプロセッサから共通メモリへの
アクセス要求が毎回競合するようなワーストケースで
は、各プロセッサの性能が低下するという問題があっ
た。 通常、このようなワーストケースは、マスタプロセッ
サから共通メモリへのデータ転送時などにおいて起こる
ため、比較的短時間であり、マスタメモリにプログラム
を持つマスタプロセッサにとってはほとんど影響はな
い。 しかし、例えば、通信系の処理のためにスレーブプロ
セッサに対して割り込み要求が発生することがあるが、
そのような場合には、スレーブプロセッサは割り込み要
求に基づく通信制御のための処理を規定の短時間内に終
了させなければならない。そのために、通信制御の処理
に必要なプログラムを共通メモリに持つスレーブプロセ
ッサは、共通メモリに対するアクセス要求を頻繁に出す
こととなる。ところが、マスタプロセッサとの競合によ
って、スレーブプロセッサの共通メモリへのアクセスの
回数が制限されるので、スレーブプロセッサによる処理
速度が低下し、通信制御のための処理が規定の短時間内
に終了しないという事態が起こり得る。 そのような場合に、共通メモリ制御部内の調停回路に
よって、アクセス優先権をスレーブ側に一時的に固定し
てスレーブプロセッサのみのアクセスを可能とすること
も考えられるが、そうした場合には、アクセス優先権の
固定中にマスタプロセッサが共通メモリをアクセスしよ
うとしても、その固定が解かれるまでマスタプロセッサ
は待ち状態を続けることとなり、今度はマスタプロセッ
サが動作できなくなるといった問題が生じる。 このような問題を解決するためには、スレーブプロセ
ッサのプログラムを格納するスレーブメモリを別途設け
るとよいが、そうするとスレーブメモリ制御回路も必要
となり、ハードウエアが複雑になり且つより多くの実装
スペースが必要となり、そのためコストが高くなるとい
った問題が新たに生じることとなる。 本発明は、上述の問題に鑑みてなされたもので、スレ
ーブプロセッサのプログラムを共通メモリに格納してお
くことができ、共通メモリのアクセス要求が競合する場
合であってもスレーブプロセッサへの割り込み要求に基
づく処理を短時間内に行うことのできる共通メモリ制御
方法を提供することを目的とする。
アクセス要求が毎回競合するようなワーストケースで
は、各プロセッサの性能が低下するという問題があっ
た。 通常、このようなワーストケースは、マスタプロセッ
サから共通メモリへのデータ転送時などにおいて起こる
ため、比較的短時間であり、マスタメモリにプログラム
を持つマスタプロセッサにとってはほとんど影響はな
い。 しかし、例えば、通信系の処理のためにスレーブプロ
セッサに対して割り込み要求が発生することがあるが、
そのような場合には、スレーブプロセッサは割り込み要
求に基づく通信制御のための処理を規定の短時間内に終
了させなければならない。そのために、通信制御の処理
に必要なプログラムを共通メモリに持つスレーブプロセ
ッサは、共通メモリに対するアクセス要求を頻繁に出す
こととなる。ところが、マスタプロセッサとの競合によ
って、スレーブプロセッサの共通メモリへのアクセスの
回数が制限されるので、スレーブプロセッサによる処理
速度が低下し、通信制御のための処理が規定の短時間内
に終了しないという事態が起こり得る。 そのような場合に、共通メモリ制御部内の調停回路に
よって、アクセス優先権をスレーブ側に一時的に固定し
てスレーブプロセッサのみのアクセスを可能とすること
も考えられるが、そうした場合には、アクセス優先権の
固定中にマスタプロセッサが共通メモリをアクセスしよ
うとしても、その固定が解かれるまでマスタプロセッサ
は待ち状態を続けることとなり、今度はマスタプロセッ
サが動作できなくなるといった問題が生じる。 このような問題を解決するためには、スレーブプロセ
ッサのプログラムを格納するスレーブメモリを別途設け
るとよいが、そうするとスレーブメモリ制御回路も必要
となり、ハードウエアが複雑になり且つより多くの実装
スペースが必要となり、そのためコストが高くなるとい
った問題が新たに生じることとなる。 本発明は、上述の問題に鑑みてなされたもので、スレ
ーブプロセッサのプログラムを共通メモリに格納してお
くことができ、共通メモリのアクセス要求が競合する場
合であってもスレーブプロセッサへの割り込み要求に基
づく処理を短時間内に行うことのできる共通メモリ制御
方法を提供することを目的とする。
本発明の制御方法は、マスタプロセッサと、スレーブ
プロセッサと、前記マスタプロセッサとバスにより接続
され前記マスタプロセッサのプログラムが格納されたマ
スタメモリと、前記マスタプロセッサ及び前記スレーブ
プロセッサとバスによってそれぞれ接続され前記スレー
ブプロセッサのプログラムが格納された共通メモリと、
前記マスタプロセッサ又は前記スレーブプロセッサから
前記共通メモリへのアクセス要求があったときに、前記
マスタプロセッサと前記スレーブプロセッサとのアクセ
ス可能回数の比率を示すアクセス優先率に応じて前記共
通メモリへのアクセスを可能とするように調停する調停
部を備えた共通メモリ制御部と、を有したマルチプロセ
ッサ装置における共通メモリ制御方法であって、前記マ
ルチプロセッサ装置に、前記スレーブプロセッサに対す
る割り込み要求の発生状態を監視するためのスレーブ監
視部、及び前記調停部における前記アクセス優先率を変
更するための優先率変更部を設けておき、前記スレーブ
プロセッサに対し、前記共通メモリに格納された前記プ
ログラムを用いて前記スレーブプロセッサが処理を行う
必要のある割り込み要求が発生したときに、前記スレー
ブ監視部は前記優先率変更部に対して前記スレーブプロ
セッサのアクセス可能回数がより大きくなるように前記
アクセス優先率を変更するための制御を行い、前記スレ
ーブプロセッサが前記割り込み要求に基づく処理を終了
したときに、前記スレーブ監視部は前記優先率変更部に
対して前記アクセス優先率を変更前の状態に戻すための
制御を行う制御方法である。
プロセッサと、前記マスタプロセッサとバスにより接続
され前記マスタプロセッサのプログラムが格納されたマ
スタメモリと、前記マスタプロセッサ及び前記スレーブ
プロセッサとバスによってそれぞれ接続され前記スレー
ブプロセッサのプログラムが格納された共通メモリと、
前記マスタプロセッサ又は前記スレーブプロセッサから
前記共通メモリへのアクセス要求があったときに、前記
マスタプロセッサと前記スレーブプロセッサとのアクセ
ス可能回数の比率を示すアクセス優先率に応じて前記共
通メモリへのアクセスを可能とするように調停する調停
部を備えた共通メモリ制御部と、を有したマルチプロセ
ッサ装置における共通メモリ制御方法であって、前記マ
ルチプロセッサ装置に、前記スレーブプロセッサに対す
る割り込み要求の発生状態を監視するためのスレーブ監
視部、及び前記調停部における前記アクセス優先率を変
更するための優先率変更部を設けておき、前記スレーブ
プロセッサに対し、前記共通メモリに格納された前記プ
ログラムを用いて前記スレーブプロセッサが処理を行う
必要のある割り込み要求が発生したときに、前記スレー
ブ監視部は前記優先率変更部に対して前記スレーブプロ
セッサのアクセス可能回数がより大きくなるように前記
アクセス優先率を変更するための制御を行い、前記スレ
ーブプロセッサが前記割り込み要求に基づく処理を終了
したときに、前記スレーブ監視部は前記優先率変更部に
対して前記アクセス優先率を変更前の状態に戻すための
制御を行う制御方法である。
本発明の作用を第１図を参照して説明すると、共通メ
モリ制御部８は、マスタプロセッサ２及びスレーブプロ
セッサ６から共通メモリ７のアクセス要求があった場合
に、調停部としての調停回路22のアクセス優先率に応じ
てそれぞれのアクセスが行われるように共通メモリ７を
制御する。 入出力装置10からの割り込み要求S3が発生すると、ス
レーブ監視部としてのスレーブ監視回路24がそれを検出
し、スレーブプロセッサ６のアクセス可能割合が割り込
み要求S3のレベルなどに応じてより大きくなるよう、優
先率変更部としての優先率変更回路23にアクセス優先率
を変更するための指令を出す。これによって調停回路22
はアクセス優先率を変更し、変更後のアクセス優先率に
応じてスレーブプロセッサ６からのアクセス要求を受け
付ける。 スレーブプロセッサ６は、それまでよりも高いアクセ
ス優先率で共通メモリにアクセスし、共通メモリ７に格
納されたプログラムにしたがって割り込み要求S3に基づ
く処理を行う。 スレーブプロセッサ６が割り込み要求S3に基づく処理
を終了すると、スレーブ監視回路24がそれを検出し、優
先率変更回路23に対してアクセス優先率を変更前の状態
に戻すための指令を出す。これによって調停回路22はア
クセス優先率を変更前の状態に戻し、通常のアクセス優
先率によってアクセス要求を受け付けるように共通メモ
リ７を制御する。
モリ制御部８は、マスタプロセッサ２及びスレーブプロ
セッサ６から共通メモリ７のアクセス要求があった場合
に、調停部としての調停回路22のアクセス優先率に応じ
てそれぞれのアクセスが行われるように共通メモリ７を
制御する。 入出力装置10からの割り込み要求S3が発生すると、ス
レーブ監視部としてのスレーブ監視回路24がそれを検出
し、スレーブプロセッサ６のアクセス可能割合が割り込
み要求S3のレベルなどに応じてより大きくなるよう、優
先率変更部としての優先率変更回路23にアクセス優先率
を変更するための指令を出す。これによって調停回路22
はアクセス優先率を変更し、変更後のアクセス優先率に
応じてスレーブプロセッサ６からのアクセス要求を受け
付ける。 スレーブプロセッサ６は、それまでよりも高いアクセ
ス優先率で共通メモリにアクセスし、共通メモリ７に格
納されたプログラムにしたがって割り込み要求S3に基づ
く処理を行う。 スレーブプロセッサ６が割り込み要求S3に基づく処理
を終了すると、スレーブ監視回路24がそれを検出し、優
先率変更回路23に対してアクセス優先率を変更前の状態
に戻すための指令を出す。これによって調停回路22はア
クセス優先率を変更前の状態に戻し、通常のアクセス優
先率によってアクセス要求を受け付けるように共通メモ
リ７を制御する。
以下、本発明の実施例を図面を参照しつつ説明する。 第１図は、マルチプロセッサ装置１のブロック図であ
る。 マルチプロセッサ装置１は、マスタプロセッサ２、マ
スタプロセッサ２とバス５により接続されたマスタメモ
リ３、マスタメモリ３を制御するマスタメモリ制御４、
スレーブプロセッサ６、マスタプロセッサ２とスレーブ
プロセッサ６とバス5,9により接続された共通メモリ
７、共通メモリ８を制御する共通メモリ制御部８、及
び、スレーブプロセッサ６の支配下の入出力装置10など
から構成されている。 共通メモリ制御部８は、共通メモリ７の読み書きなど
を制御するメモリ制御回路21、マスタプロセッサ２及び
スレーブプロセッサ６から共通メモリ７へのそれぞれの
アクセス要求S1,S2を受け付けて調停する調停回路22、
調停回路22の優先率を変更するための優先率変更回路2
3、及び、スレーブプロセッサ６の状態を監視するスレ
ーブ監視回路24から構成されている。なお、調停回路22
の優先率（アクセス優先率）は、共通メモリ７に対する
マスタプロセッサ２とスレーブプロセッサ６とのアクセ
ス可能回数の比率を示すものである。 第２図は、調停回路22及び優先率変更回路23の詳細を
示す回路図である。 調停回路22は、マスタメモリ制御部４からのアクセス
要求S1を後述するマスタ要求マスクS13（ローアクティ
ブ）によりマスクしてマスク要求S14を出力するアンド
ゲート30、マスタ要求S14及びスレーブプロセッサ６か
らのアクセス要求S2をメモリ制御回路21からのタイミン
グ信号に同期させて同期マスタ要求S15又は同期スレー
ブ要求S19を出力する同期回路31,32、同期マスタ要求S1
5と共通メモリビジーS23（ローアクティブ）及び同期ス
レーブ要求S19の各反転信号とのアンドをとってマスタ
サービス要求S16を出力するアンドゲート33、マスタサ
ービス要求S16をラッチしてマスタサービスS17を出力す
るマスタ要求ラッチ回路34、マスタサービス中S17がア
サート（有効）されているときにアクセス要求S1のネゲ
ート（無効）を検出してマスタサービス終了S18を出力
するマスタサイクル制御回路35、同期スレーブ要求S19
と共通メモリビジーS23の反転信号とのアンドをとって
スレーブサービス要求S20を出力するアンドゲート36、
スレーブサービス要求S20をラッチしてスレーブサービ
ス中S21を出力するスレーブ要求ラッチ回路37、スレー
ブサービス中S21がアサートされているときにアクセス
要求S2のネゲートを検出してスレーブサービス終了S22
を出力するスレーブサイクル制御回路38、及び、マスタ
サービス中S17とスレーブサービス中S21とのオアをとっ
て共通メモリビジーS23を出力するオアゲート39などか
ら構成されている。 優先率変更回路23は、スレーブ監視回路24からの信号
に応じた優先率に対応したタイマ初期値S10及びタイマ
イネーブルS9を出力する優先率レジスタ回路51、タイマ
初期値S10によってロードされてカウントを開始しカウ
ントアップするとマスクS12をネゲートするマスクタイ
マ回路53、アクセス要求S1がネゲートされていることを
確認してマスクイネーブルS11を出力するマスタアクセ
ス要求監視回路52、及び、マスクイネーブルS11とマス
クS12とのナンドをとってマスタ要求マスクS13を出力す
るナンドゲート54などから構成されている。 次に、上述のように構成されたマルチプロセッサ装置
１の動作について説明する。 まず第４図及び第５図に基づいて、優先率の変更前後
における動作状態の相違を概略的に説明する。 第４図は、マスタプロセッサ対スレーブプロセッサの
優先率が１対１である場合の各部の動作状態を示す図、
第５図は、優先率が１対４に変更された場合の各部の動
作状態を示す図である。 第４図において、マスタプロセッサ２からアクセス要
求S1があると、スレーブプロセッサ６が共通メモリ７を
アクセス中でなく且つアクセス権を持ってこれからアク
セスしようとしている状態でなければ、マスタプロセッ
サ２が共通メモリ７のアクセス権を持ってアクセスす
る。 これと逆に、スレーブプロセッサ６からアクセス要求
S2があると、マスタプロセッサ２が共通メモリ７をアク
セス中でなく且つアクセス権を持ってこれからアクセス
しようとしている状態でなければ、スレーブプロセッサ
６が共通メモリ７のアクセス権を持ってアクセスする。 つまり、一方が共通メモリ７のアクセス要求を出した
ときに、他方が既に共通メモリ７をアクセス中であるか
又はアクセス権を持ってこれからアクセスしようとして
いる状態である場合には、一方は他方のアクセスが終了
するのを待ち、終了してからアクセス権を持ってアクセ
スを行う。 マスタプロセッサ２は共通メモリ７にプログラムを置
いてないので、マスタプロセッサ２が共通メモリ７をア
クセスするのは、主としてスレーブプロセッサ６との間
のデータ転送時のみであるが、スレーブプロセッサ６は
共通メモリ７にプログラムを置いているので、共通メモ
リ７を頻繁にアクセスする。 短時間内処理が必要な割り込み要求S3が発生すると、
スレーブ監視回路24はこれを検出し、優先率変更回路23
は、調停回路22による調停の際の優先率を、割り込み要
求S3の種類に応じて予め設定された比率（この例では１
対４）に変更する。 第５図において、マスタプロセッサ２は、共通メモリ
７をアクセスしようとする共通メモリサイクルであり、
アクセス要求S1がアサートされている。 スレーブプロセッサ６も、共通メモリ７をアクセスし
ようとする共通メモリサイクルであり、アクセス要求S2
がアサートされている。 しかし、優先率が１対４であるため、マスタプロセッ
サ２によるアクセス要求S1はすぐには受け付けられず、
スレーブプロセッサ６による共通メモリ７のアクセスが
４回行われた後に、マスタプロセッサ２による共通メモ
リ７のアクセスが１回行われる。 このように優先率が変更されると、マスタプロセッサ
２とスレーブプロセッサ６との共通メモリ７のアクセス
要求が毎回競合するようなワーストケースにおいて、マ
スタプロセッサ２とスレーブプロセッサ６の共通メモリ
７のアクセス権の比率が１対Ｎとなるように調停され
る。上述の例では、Ｎ＝４であり、スレーブプロセッサ
６が連続して共通メモリ７をアクセスよる場合には、ス
レーブプロセッサ６が共通メモリ７を４回連続してアク
セスする間に、マスタプロセッサ２は共通メモリ７を１
回しかアクセスできない。 しかし、スレーブプロセッサ６が共通メモリ７を４回
連続してアクセスしない場合には、そのアクセスの隙間
にマスタプロセッサ２によるアクセス要求S1が受け付け
られ、マスタプロセッサ２による共通メモリ７のアクセ
スが可能となるため、マスタプロセッサ２は、必ずしも
４回に１回の割合でしか共通メモリ７をアクセスできな
い訳ではない。 入出力装置10からの割り込み要求S3によるスレーブプ
ロセッサ６の処理が終了すると、割り込み要求S3がネゲ
ートされるので、これをスレーブ監視回路24が検出し、
優先率変更回路23によって調停回路22の優先率を元の１
対１に戻す。 次に、第３図のタイミング図に基づいて、調停回路22
及び優先率変更回路23の動作を詳細に説明する。 第３図は、優先率が割り込み要求S3によって１対２に
変更された場合の各部のタイミングを示すタイミング図
である。なお、以下における（Ａ），（Ｂ）…などの記
号の後の説明文は、第３図において示された同符号の近
辺のタイミングを説明したものである。 まず、入出力装置10で割り込み要求S3が発生すると、
その割り込み要求S3はスレーブプロセッサ６及びスレー
ブ監視回路24に入力される。 （Ａ） スレーブ監視回路24は、割り込み要求S3によっ
て、優先率を１対２とする信号を優先率レジスタ回路51
に出力し、優先率レジスタ回路51はタイマイネーブルS9
をアサートし、１対２の優先率に相当するタイマ初期値
S10をマスクタイマ回路53にロードする。同時に、マス
タアクセス要求監視回路52は、アクセス要求S1がネゲー
トされていることを確認してマスクイネーブルS11をア
サートし、マスタプロセッサ２のアクセス要求S1のアサ
ートを検出してタイマ制御S8によってマスクタイマ回路
53のカウントを開始させる。 （Ｂ） スレーブプロセッサ６からのアクセス要求S2
は、同期回路32でメモリ制御回路21に同期され同期スレ
ーブ要求S19となる。 共通メモリビジーS23がアクティブでなければ、つま
り共通メモリ７がサービス中でなければ、スレーブサー
ビス要求S20がアサートされ、スレーブ要求ラッチ回路3
7によってラッチされ、スレーブサービス中S21がアサー
トされる。スレーブサービス中S21によって、共通メモ
リビジーS23がアサートされ、スレーブサービス要求S20
はネゲートされる。 （Ｃ） スレーブプロセッサ６は、その共通メモリサイ
クルが終了するとアクセス要求S2をネゲートする。これ
をスレーブサイクル制御回路38によって検出し、スレー
ブサービス終了S22をアサートする。これによって、ス
レーブプロセッサ６による共通メモリ７の１回のアクセ
スは終了する。 （Ｄ） マスクタイマ回路53がカウントアップすると、
マスクS12がネゲートされ、これによってマスク要求マ
スクS13がネゲートされ、マスタ要求S14及び同期マスタ
要求S15がアサートされる。 スレーブプロセッサ６による共通メモリ７のアクセス
がサービス中であれば、つまり共通メモリビジーS23が
アサートされていれば、サービスが終了するまで、つま
り共通メモリビジーS23がネゲートされるまで待つ。仮
にサービス中でなければ、そのままマスタプロセッサ１
による共通メモリ７へのアクセスがサービスされる。 （Ｅ） スレーブプロセッサ６による共通メモリ７のア
クセスのサービス終了により、つまり共通メモリビジー
S23のネゲートにより、マスタサービス要求S16がアサー
トされ、マスタプロセッサ２による共通メモリ７のアク
セスのサービスが開始される。 （Ｆ） マスタプロセッサ２は、その共通メモリサイク
ルが終了すると、アクセス要求S1をネゲートする。これ
をマスタサイクル制御回路35により検出し、マスタサー
ビス終了S18をアサートする。これによって、マスタプ
ロセッサ２による共通メモリ７のアクセスは終了する。 また、アクセス要求S1のネゲートをマスタアクセス要
求監視回路52により検出し、マスクタイマ回路53からの
マスクS12、すなわちマスタ要求マスクS13がアサートさ
れ、再びマスタプロセッサ２からのアクセス要求S1はマ
スクされた状態となる。 スレーブ監視回路24が割り込み要求S3のネゲートを検
出すると、直ちに優先率レジスタ回路51によってタイマ
イネーブルS9をネゲートする。また、マスタアクセス要
求監視回路52も、マスクイネーブルS11をネゲートす
る。 上述のように、スレーブプロセッサ６からのアクセス
要求S2が連続してあった場合に、スレーブプロセッサ６
による共通メモリ７のアクセスが２回連続して行われ、
その後、マスタプモッサ２からのアクセス要求S1があっ
た場合には、マスタプロセッサ２による共通メモリ７の
アクセスが１回行われる。 もし、スレーブプロセッサ６からのアクセス要求S2が
連続してなければ、スレーブプロセッサ６による共通メ
モリ７の１回のアクセスが終了した後に、直ちにマスタ
プロセッサ２からのアクセス要求S1が受け付けられ、マ
スタプロセッサ２による共通メモリ７のアクセスが行わ
れることとなる。 また、スレーブプロセッサ６からのアクセス要求S2が
連続してあり、マスタプロセッサ２からのアクセス要求
S1がなければ、スレーブプロセッサ６による共通メモリ
７のアクセスが何回も連続して行われる。 上述の実施例において、優先率の「Ｎ」は、予めハー
ドウエアによって設定された何種類かの中から、割り込
みのレベルに合わせて選択するようにしてもよいし、フ
ァームウェアにより任意に変更できるようにしてもよ
い。また、スレーブプロセッサ６からもファームウェア
によって優先率を随時変更できるようにしてもよい。 上述の実施例において、各部及び各回路の構成や信号
のタイミングなどは、上述した以外に種々変更すること
が可能である。
る。 マルチプロセッサ装置１は、マスタプロセッサ２、マ
スタプロセッサ２とバス５により接続されたマスタメモ
リ３、マスタメモリ３を制御するマスタメモリ制御４、
スレーブプロセッサ６、マスタプロセッサ２とスレーブ
プロセッサ６とバス5,9により接続された共通メモリ
７、共通メモリ８を制御する共通メモリ制御部８、及
び、スレーブプロセッサ６の支配下の入出力装置10など
から構成されている。 共通メモリ制御部８は、共通メモリ７の読み書きなど
を制御するメモリ制御回路21、マスタプロセッサ２及び
スレーブプロセッサ６から共通メモリ７へのそれぞれの
アクセス要求S1,S2を受け付けて調停する調停回路22、
調停回路22の優先率を変更するための優先率変更回路2
3、及び、スレーブプロセッサ６の状態を監視するスレ
ーブ監視回路24から構成されている。なお、調停回路22
の優先率（アクセス優先率）は、共通メモリ７に対する
マスタプロセッサ２とスレーブプロセッサ６とのアクセ
ス可能回数の比率を示すものである。 第２図は、調停回路22及び優先率変更回路23の詳細を
示す回路図である。 調停回路22は、マスタメモリ制御部４からのアクセス
要求S1を後述するマスタ要求マスクS13（ローアクティ
ブ）によりマスクしてマスク要求S14を出力するアンド
ゲート30、マスタ要求S14及びスレーブプロセッサ６か
らのアクセス要求S2をメモリ制御回路21からのタイミン
グ信号に同期させて同期マスタ要求S15又は同期スレー
ブ要求S19を出力する同期回路31,32、同期マスタ要求S1
5と共通メモリビジーS23（ローアクティブ）及び同期ス
レーブ要求S19の各反転信号とのアンドをとってマスタ
サービス要求S16を出力するアンドゲート33、マスタサ
ービス要求S16をラッチしてマスタサービスS17を出力す
るマスタ要求ラッチ回路34、マスタサービス中S17がア
サート（有効）されているときにアクセス要求S1のネゲ
ート（無効）を検出してマスタサービス終了S18を出力
するマスタサイクル制御回路35、同期スレーブ要求S19
と共通メモリビジーS23の反転信号とのアンドをとって
スレーブサービス要求S20を出力するアンドゲート36、
スレーブサービス要求S20をラッチしてスレーブサービ
ス中S21を出力するスレーブ要求ラッチ回路37、スレー
ブサービス中S21がアサートされているときにアクセス
要求S2のネゲートを検出してスレーブサービス終了S22
を出力するスレーブサイクル制御回路38、及び、マスタ
サービス中S17とスレーブサービス中S21とのオアをとっ
て共通メモリビジーS23を出力するオアゲート39などか
ら構成されている。 優先率変更回路23は、スレーブ監視回路24からの信号
に応じた優先率に対応したタイマ初期値S10及びタイマ
イネーブルS9を出力する優先率レジスタ回路51、タイマ
初期値S10によってロードされてカウントを開始しカウ
ントアップするとマスクS12をネゲートするマスクタイ
マ回路53、アクセス要求S1がネゲートされていることを
確認してマスクイネーブルS11を出力するマスタアクセ
ス要求監視回路52、及び、マスクイネーブルS11とマス
クS12とのナンドをとってマスタ要求マスクS13を出力す
るナンドゲート54などから構成されている。 次に、上述のように構成されたマルチプロセッサ装置
１の動作について説明する。 まず第４図及び第５図に基づいて、優先率の変更前後
における動作状態の相違を概略的に説明する。 第４図は、マスタプロセッサ対スレーブプロセッサの
優先率が１対１である場合の各部の動作状態を示す図、
第５図は、優先率が１対４に変更された場合の各部の動
作状態を示す図である。 第４図において、マスタプロセッサ２からアクセス要
求S1があると、スレーブプロセッサ６が共通メモリ７を
アクセス中でなく且つアクセス権を持ってこれからアク
セスしようとしている状態でなければ、マスタプロセッ
サ２が共通メモリ７のアクセス権を持ってアクセスす
る。 これと逆に、スレーブプロセッサ６からアクセス要求
S2があると、マスタプロセッサ２が共通メモリ７をアク
セス中でなく且つアクセス権を持ってこれからアクセス
しようとしている状態でなければ、スレーブプロセッサ
６が共通メモリ７のアクセス権を持ってアクセスする。 つまり、一方が共通メモリ７のアクセス要求を出した
ときに、他方が既に共通メモリ７をアクセス中であるか
又はアクセス権を持ってこれからアクセスしようとして
いる状態である場合には、一方は他方のアクセスが終了
するのを待ち、終了してからアクセス権を持ってアクセ
スを行う。 マスタプロセッサ２は共通メモリ７にプログラムを置
いてないので、マスタプロセッサ２が共通メモリ７をア
クセスするのは、主としてスレーブプロセッサ６との間
のデータ転送時のみであるが、スレーブプロセッサ６は
共通メモリ７にプログラムを置いているので、共通メモ
リ７を頻繁にアクセスする。 短時間内処理が必要な割り込み要求S3が発生すると、
スレーブ監視回路24はこれを検出し、優先率変更回路23
は、調停回路22による調停の際の優先率を、割り込み要
求S3の種類に応じて予め設定された比率（この例では１
対４）に変更する。 第５図において、マスタプロセッサ２は、共通メモリ
７をアクセスしようとする共通メモリサイクルであり、
アクセス要求S1がアサートされている。 スレーブプロセッサ６も、共通メモリ７をアクセスし
ようとする共通メモリサイクルであり、アクセス要求S2
がアサートされている。 しかし、優先率が１対４であるため、マスタプロセッ
サ２によるアクセス要求S1はすぐには受け付けられず、
スレーブプロセッサ６による共通メモリ７のアクセスが
４回行われた後に、マスタプロセッサ２による共通メモ
リ７のアクセスが１回行われる。 このように優先率が変更されると、マスタプロセッサ
２とスレーブプロセッサ６との共通メモリ７のアクセス
要求が毎回競合するようなワーストケースにおいて、マ
スタプロセッサ２とスレーブプロセッサ６の共通メモリ
７のアクセス権の比率が１対Ｎとなるように調停され
る。上述の例では、Ｎ＝４であり、スレーブプロセッサ
６が連続して共通メモリ７をアクセスよる場合には、ス
レーブプロセッサ６が共通メモリ７を４回連続してアク
セスする間に、マスタプロセッサ２は共通メモリ７を１
回しかアクセスできない。 しかし、スレーブプロセッサ６が共通メモリ７を４回
連続してアクセスしない場合には、そのアクセスの隙間
にマスタプロセッサ２によるアクセス要求S1が受け付け
られ、マスタプロセッサ２による共通メモリ７のアクセ
スが可能となるため、マスタプロセッサ２は、必ずしも
４回に１回の割合でしか共通メモリ７をアクセスできな
い訳ではない。 入出力装置10からの割り込み要求S3によるスレーブプ
ロセッサ６の処理が終了すると、割り込み要求S3がネゲ
ートされるので、これをスレーブ監視回路24が検出し、
優先率変更回路23によって調停回路22の優先率を元の１
対１に戻す。 次に、第３図のタイミング図に基づいて、調停回路22
及び優先率変更回路23の動作を詳細に説明する。 第３図は、優先率が割り込み要求S3によって１対２に
変更された場合の各部のタイミングを示すタイミング図
である。なお、以下における（Ａ），（Ｂ）…などの記
号の後の説明文は、第３図において示された同符号の近
辺のタイミングを説明したものである。 まず、入出力装置10で割り込み要求S3が発生すると、
その割り込み要求S3はスレーブプロセッサ６及びスレー
ブ監視回路24に入力される。 （Ａ） スレーブ監視回路24は、割り込み要求S3によっ
て、優先率を１対２とする信号を優先率レジスタ回路51
に出力し、優先率レジスタ回路51はタイマイネーブルS9
をアサートし、１対２の優先率に相当するタイマ初期値
S10をマスクタイマ回路53にロードする。同時に、マス
タアクセス要求監視回路52は、アクセス要求S1がネゲー
トされていることを確認してマスクイネーブルS11をア
サートし、マスタプロセッサ２のアクセス要求S1のアサ
ートを検出してタイマ制御S8によってマスクタイマ回路
53のカウントを開始させる。 （Ｂ） スレーブプロセッサ６からのアクセス要求S2
は、同期回路32でメモリ制御回路21に同期され同期スレ
ーブ要求S19となる。 共通メモリビジーS23がアクティブでなければ、つま
り共通メモリ７がサービス中でなければ、スレーブサー
ビス要求S20がアサートされ、スレーブ要求ラッチ回路3
7によってラッチされ、スレーブサービス中S21がアサー
トされる。スレーブサービス中S21によって、共通メモ
リビジーS23がアサートされ、スレーブサービス要求S20
はネゲートされる。 （Ｃ） スレーブプロセッサ６は、その共通メモリサイ
クルが終了するとアクセス要求S2をネゲートする。これ
をスレーブサイクル制御回路38によって検出し、スレー
ブサービス終了S22をアサートする。これによって、ス
レーブプロセッサ６による共通メモリ７の１回のアクセ
スは終了する。 （Ｄ） マスクタイマ回路53がカウントアップすると、
マスクS12がネゲートされ、これによってマスク要求マ
スクS13がネゲートされ、マスタ要求S14及び同期マスタ
要求S15がアサートされる。 スレーブプロセッサ６による共通メモリ７のアクセス
がサービス中であれば、つまり共通メモリビジーS23が
アサートされていれば、サービスが終了するまで、つま
り共通メモリビジーS23がネゲートされるまで待つ。仮
にサービス中でなければ、そのままマスタプロセッサ１
による共通メモリ７へのアクセスがサービスされる。 （Ｅ） スレーブプロセッサ６による共通メモリ７のア
クセスのサービス終了により、つまり共通メモリビジー
S23のネゲートにより、マスタサービス要求S16がアサー
トされ、マスタプロセッサ２による共通メモリ７のアク
セスのサービスが開始される。 （Ｆ） マスタプロセッサ２は、その共通メモリサイク
ルが終了すると、アクセス要求S1をネゲートする。これ
をマスタサイクル制御回路35により検出し、マスタサー
ビス終了S18をアサートする。これによって、マスタプ
ロセッサ２による共通メモリ７のアクセスは終了する。 また、アクセス要求S1のネゲートをマスタアクセス要
求監視回路52により検出し、マスクタイマ回路53からの
マスクS12、すなわちマスタ要求マスクS13がアサートさ
れ、再びマスタプロセッサ２からのアクセス要求S1はマ
スクされた状態となる。 スレーブ監視回路24が割り込み要求S3のネゲートを検
出すると、直ちに優先率レジスタ回路51によってタイマ
イネーブルS9をネゲートする。また、マスタアクセス要
求監視回路52も、マスクイネーブルS11をネゲートす
る。 上述のように、スレーブプロセッサ６からのアクセス
要求S2が連続してあった場合に、スレーブプロセッサ６
による共通メモリ７のアクセスが２回連続して行われ、
その後、マスタプモッサ２からのアクセス要求S1があっ
た場合には、マスタプロセッサ２による共通メモリ７の
アクセスが１回行われる。 もし、スレーブプロセッサ６からのアクセス要求S2が
連続してなければ、スレーブプロセッサ６による共通メ
モリ７の１回のアクセスが終了した後に、直ちにマスタ
プロセッサ２からのアクセス要求S1が受け付けられ、マ
スタプロセッサ２による共通メモリ７のアクセスが行わ
れることとなる。 また、スレーブプロセッサ６からのアクセス要求S2が
連続してあり、マスタプロセッサ２からのアクセス要求
S1がなければ、スレーブプロセッサ６による共通メモリ
７のアクセスが何回も連続して行われる。 上述の実施例において、優先率の「Ｎ」は、予めハー
ドウエアによって設定された何種類かの中から、割り込
みのレベルに合わせて選択するようにしてもよいし、フ
ァームウェアにより任意に変更できるようにしてもよ
い。また、スレーブプロセッサ６からもファームウェア
によって優先率を随時変更できるようにしてもよい。 上述の実施例において、各部及び各回路の構成や信号
のタイミングなどは、上述した以外に種々変更すること
が可能である。
本発明によると、共通メモリへのアクセス要求が競合
する場合であってもスレーブプロセッサへの割り込み要
求に基づく処理を短時間内に行うことができる。 スレーブプロセッサのプログラムを共通メモリに格納
しておくことができるので、スレーブプロセッサのプロ
グラムを格納するための専用メモリ及びその制御回路を
設ける必要がなくなり、その結果ハードウエアの物量が
減少し、実装スペース及びコストの面で有利である。
する場合であってもスレーブプロセッサへの割り込み要
求に基づく処理を短時間内に行うことができる。 スレーブプロセッサのプログラムを共通メモリに格納
しておくことができるので、スレーブプロセッサのプロ
グラムを格納するための専用メモリ及びその制御回路を
設ける必要がなくなり、その結果ハードウエアの物量が
減少し、実装スペース及びコストの面で有利である。
第１図はマルチプロセッサ装置のブロック図、 第２図は調停回路及び優先率変更回路の詳細を示す回路
図、 第３図は優先率が１対２に変更された場合の各部のタイ
ミングを示すタイミング図、 第４図は優先率が１対１である場合の各部の動作状態を
示す図、 第５図は優先率が１対４に変更された場合の各部の動作
状態を示す図である。 １はマルチプロセッサ装置、２はマスタプロセッサ、３
はマスタメモリ、５はバス、６はスレーブプロセッサ、
７は共通メモリ、８は共通メモリ制御部、９はバス、22
は調停回路（調停部）、23は優先率変更回路（優先率変
更部）、24はスレーブ監視回路（スレーブ監視部）であ
る。
図、 第３図は優先率が１対２に変更された場合の各部のタイ
ミングを示すタイミング図、 第４図は優先率が１対１である場合の各部の動作状態を
示す図、 第５図は優先率が１対４に変更された場合の各部の動作
状態を示す図である。 １はマルチプロセッサ装置、２はマスタプロセッサ、３
はマスタメモリ、５はバス、６はスレーブプロセッサ、
７は共通メモリ、８は共通メモリ制御部、９はバス、22
は調停回路（調停部）、23は優先率変更回路（優先率変
更部）、24はスレーブ監視回路（スレーブ監視部）であ
る。
Claims (1)
- 【請求項１】マスタプロセッサと、 スレーブプロセッサと、 前記マスタプロセッサとバスにより接続され前記マスタ
プロセッサのプログラムが格納されたマスタメモリと、 前記マスタプロセッサ及び前記スレーブプロセッサとバ
スによってそれぞれ接続され前記スレーブプロセッサの
プログラムが格納された共通メモリと、 前記マスタプロセッサ又は前記スレーブプロセッサから
前記共通メモリへのアクセス要求があったときに、前記
マスタプロセッサと前記スレーブプロセッサとのアクセ
ス可能回数の比率を示すアクセス優先率に応じて前記共
通メモリへのアクセスを可能とするように調停する調停
部を備えた共通メモリ制御部と、 を有したマルチプロセッサ装置における共通メモリ制御
方法であって、 前記マルチプロセッサ装置に、前記スレーブプロセッサ
に対する割り込み要求の発生状態を監視するためのスレ
ーブ監視部、及び前記調停部における前記アクセス優先
率を変更するための優先率変更部を設けておき、 前記スレーブプロセッサに対し、前記共通メモリに格納
された前記プログラムを用いて前記スレーブプロセッサ
が処理を行う必要のある割り込み要求が発生したとき
に、前記スレーブ監視部は前記優先率変更部に対して前
記スレーブプロセッサのアクセス可能回数がより大きく
なるように前記アクセス優先率を変更するための制御を
行い、 前記スレーブプロセッサが前記割り込み要求に基づく処
理を終了したときに、前記スレーブ監視部は前記優先率
変更部に対して前記アクセス優先率を変更前の状態に戻
すための制御を行う ことを特徴とするマルチプロセッサ装置における共通メ
モリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29776388A JP2504818B2 (ja) | 1988-11-24 | 1988-11-24 | マルチプロセッサ装置における共通メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29776388A JP2504818B2 (ja) | 1988-11-24 | 1988-11-24 | マルチプロセッサ装置における共通メモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143363A JPH02143363A (ja) | 1990-06-01 |
| JP2504818B2 true JP2504818B2 (ja) | 1996-06-05 |
Family
ID=17850859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29776388A Expired - Fee Related JP2504818B2 (ja) | 1988-11-24 | 1988-11-24 | マルチプロセッサ装置における共通メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504818B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011114496A1 (ja) * | 2010-03-18 | 2011-09-22 | 富士通株式会社 | マルチコアプロセッサシステム、調停回路制御方法、および調停回路制御プログラム |
| JP5348315B2 (ja) | 2010-03-19 | 2013-11-20 | 富士通株式会社 | マルチコアプロセッサシステム、制御プログラム、および制御方法 |
| WO2011118011A1 (ja) * | 2010-03-25 | 2011-09-29 | 富士通株式会社 | マルチコアプロセッサシステム、制御プログラム、および制御方法 |
| JP5713091B2 (ja) * | 2013-12-05 | 2015-05-07 | 富士通株式会社 | マルチコアプロセッサシステム、制御方法、および制御プログラム |
| JP5696807B2 (ja) * | 2014-05-08 | 2015-04-08 | 富士通株式会社 | マルチコアプロセッサシステム、マルチコアプロセッサシステムの制御方法、およびマルチコアプロセッサシステムの制御プログラム |
-
1988
- 1988-11-24 JP JP29776388A patent/JP2504818B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02143363A (ja) | 1990-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |