JPH0656602B2 - キヤツシユを有するプロセツサのための優先制御システム - Google Patents
キヤツシユを有するプロセツサのための優先制御システムInfo
- Publication number
- JPH0656602B2 JPH0656602B2 JP2286059A JP28605990A JPH0656602B2 JP H0656602 B2 JPH0656602 B2 JP H0656602B2 JP 2286059 A JP2286059 A JP 2286059A JP 28605990 A JP28605990 A JP 28605990A JP H0656602 B2 JPH0656602 B2 JP H0656602B2
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- JP
- Japan
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- bus
- signal
- computer system
- logic
- logic signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/366—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はコンピュータ・システム一般、特に主プロセッ
サを含む複数のマスタにより制御されるデータバスを有
し、またあらかじめ定められたアービトレーション規則
に従ってバス時間を割り当てるコンピュータ・システム
に関する。
サを含む複数のマスタにより制御されるデータバスを有
し、またあらかじめ定められたアービトレーション規則
に従ってバス時間を割り当てるコンピュータ・システム
に関する。
Ｂ．従来の技術 ＩＢＭのマイクロ・チャネル・アーキテクチャに従うよ
うなコンピュータ・システムでは、複数のマスタのそれ
ぞれがシステムの主データバス上をデータ転送制御でき
ることが知られている。このようなマスタの利用は、主
プロセッサユニット（ＣＰＵ）をＩ／Ｏ装置と主メモリ
間のデータ転送やＩ／Ｏ装置間のデータ転送から解放さ
せる。こうした負荷を免れることにより、ＣＰＵはデー
タ処理や他の装置が実行するデータ転送のセットアップ
に専念できる。
うなコンピュータ・システムでは、複数のマスタのそれ
ぞれがシステムの主データバス上をデータ転送制御でき
ることが知られている。このようなマスタの利用は、主
プロセッサユニット（ＣＰＵ）をＩ／Ｏ装置と主メモリ
間のデータ転送やＩ／Ｏ装置間のデータ転送から解放さ
せる。こうした負荷を免れることにより、ＣＰＵはデー
タ処理や他の装置が実行するデータ転送のセットアップ
に専念できる。
このようなシステムでは、バス時間を割り当てるために
各装置に優先順位が定められている。ＣＰＵはデフォル
トか、あるいは残余優先順位が割り振られ、バス上での
作用が好ましく他の装置に割り当てられるよう認識す
る。もしキューが発展した場合は、ＣＰＵを含む装置は
バスの各アービトレーション・サイクルの獲得を競い、
優先順位の最も高いものが獲得する。バースト装置が連
続して高優先順位を主張する可能性があるため、公平
（fairness）制限がしばしばバースト装置に対して利用
され、キューに入る前に現存のキューが消滅するまで待
つよう強制する。
各装置に優先順位が定められている。ＣＰＵはデフォル
トか、あるいは残余優先順位が割り振られ、バス上での
作用が好ましく他の装置に割り当てられるよう認識す
る。もしキューが発展した場合は、ＣＰＵを含む装置は
バスの各アービトレーション・サイクルの獲得を競い、
優先順位の最も高いものが獲得する。バースト装置が連
続して高優先順位を主張する可能性があるため、公平
（fairness）制限がしばしばバースト装置に対して利用
され、キューに入る前に現存のキューが消滅するまで待
つよう強制する。
Ｃ．発明が解決しようとする課題 この作用はデータバス上で作業率が高くならない内は、
バス時間割当に対し効率的に機能する。しかしそうでな
い場合には、ＣＰＵは優先順位規則に従ってバス利用機
会が稀であり、他の装置がバスを優先使用した場合に
は、１バスサイクル後にバンプ・オフ（bumped off）し
てしまう。この状況はＣＰＵをロックアウトし、データ
転送に必要なセットアップ準備やタスクを実行するため
に必要なメモリ・アクセスのような動作を停止させてし
まう。この状態に達すると全体的な装置性能が低下し、
最悪な場合、装置衝突を引き起こす。ロックアウト問題
を解決することはメモリ・キャッシュを有する装置では
いっそう困難になる。なぜなら、主プロセッサがキャッ
シュ・ヒット列にはいる可能性があるからである。この
ことはデータバスを獲得し、必要となる情報転送を実施
することを妨げてしまう。
バス時間割当に対し効率的に機能する。しかしそうでな
い場合には、ＣＰＵは優先順位規則に従ってバス利用機
会が稀であり、他の装置がバスを優先使用した場合に
は、１バスサイクル後にバンプ・オフ（bumped off）し
てしまう。この状況はＣＰＵをロックアウトし、データ
転送に必要なセットアップ準備やタスクを実行するため
に必要なメモリ・アクセスのような動作を停止させてし
まう。この状態に達すると全体的な装置性能が低下し、
最悪な場合、装置衝突を引き起こす。ロックアウト問題
を解決することはメモリ・キャッシュを有する装置では
いっそう困難になる。なぜなら、主プロセッサがキャッ
シュ・ヒット列にはいる可能性があるからである。この
ことはデータバスを獲得し、必要となる情報転送を実施
することを妨げてしまう。
従って、本発明の主目的は、主データバスにおけるデー
タ転送のデューティ・サイクルが高い期間でも、こうし
たシステムのＣＰＵに対しあらかじめ選択された時間を
データ転送のために保証することである。
タ転送のデューティ・サイクルが高い期間でも、こうし
たシステムのＣＰＵに対しあらかじめ選択された時間を
データ転送のために保証することである。
更に本発明の目的は、システムのアービトレーション作
用を再構築することなくこうした時間を提供することで
ある。
用を再構築することなくこうした時間を提供することで
ある。
また本発明の別の目的は、バス時間を主プロセッサに割
り当てるときに主プロセッサのキャッシュ転送を考慮す
ることである。
り当てるときに主プロセッサのキャッシュ転送を考慮す
ることである。
Ｄ．課題を解決するための手段 本発明ではＣＰＵがデータバスを所有する場合に優先制
御を生成し、ＣＰＵがデータバスから強制待避させられ
ることを回避する。この優先は中央アービトレーション
・コントローラに達するバス要求信号を変更するロジッ
クにより導入される。バス要求ラインを制御することに
より、ＣＰＵがデータバスを所有する場合には、要求信
号はメモリ・キャッシュへのアクセスが成功した場合の
み中央アービトレーション・コントローラに至り、ＣＰ
Ｕはデータバス転送を実行する機会を得ることができ
る。一方、ＣＰＵはメモリ・キャッシュの動作をデータ
バスを通じ主メモリをアクセスすることと同等と認識す
る。更に、最初のバス要求が達してから規定期間内のバ
ス要求のキャンセルをタイムタウトすることで、本発明
の実施例ではダイナミック主メモリのリフレッシュを保
証することが可能となる。
御を生成し、ＣＰＵがデータバスから強制待避させられ
ることを回避する。この優先は中央アービトレーション
・コントローラに達するバス要求信号を変更するロジッ
クにより導入される。バス要求ラインを制御することに
より、ＣＰＵがデータバスを所有する場合には、要求信
号はメモリ・キャッシュへのアクセスが成功した場合の
み中央アービトレーション・コントローラに至り、ＣＰ
Ｕはデータバス転送を実行する機会を得ることができ
る。一方、ＣＰＵはメモリ・キャッシュの動作をデータ
バスを通じ主メモリをアクセスすることと同等と認識す
る。更に、最初のバス要求が達してから規定期間内のバ
ス要求のキャンセルをタイムタウトすることで、本発明
の実施例ではダイナミック主メモリのリフレッシュを保
証することが可能となる。
Ｅ．実施例 本発明の実施例を図を参照しながら説明する。第１図は
本発明を実施したシステムであり、ＣＰＵ１００、例え
ばインテル社の８０３８６、キャッシュ１０５、キャッ
シュ・コントローラ１１０を有し、これらは制御バス１
２５、データバス１３０、アドレス・バス１３５を含む
一連のＣＰＵ信号バス１４０により他の装置と接続され
ている。ＣＰＵ信号バス１４０は一連のバッファ１７０
により、対応するシステムバス１４０′と分離されてい
る。バッファ１７０はＣＰＵにシステムバスセット１４
０′とは無関係に、バス１４０上のインストラクション
とデータを処理させる。バスセット１４０′には主メモ
リ１４５が接続されており、主メモリは直接リード・ラ
イト可能なダイナミック記憶装置である。またメモリ・
コントローラ１５０、アービトレーション・コントロー
ラ１５５、そしてバスセット１４０上の直接メモリ転送
を制御するＤＭＡコントローラ１６０も接続されてい
る。
本発明を実施したシステムであり、ＣＰＵ１００、例え
ばインテル社の８０３８６、キャッシュ１０５、キャッ
シュ・コントローラ１１０を有し、これらは制御バス１
２５、データバス１３０、アドレス・バス１３５を含む
一連のＣＰＵ信号バス１４０により他の装置と接続され
ている。ＣＰＵ信号バス１４０は一連のバッファ１７０
により、対応するシステムバス１４０′と分離されてい
る。バッファ１７０はＣＰＵにシステムバスセット１４
０′とは無関係に、バス１４０上のインストラクション
とデータを処理させる。バスセット１４０′には主メモ
リ１４５が接続されており、主メモリは直接リード・ラ
イト可能なダイナミック記憶装置である。またメモリ・
コントローラ１５０、アービトレーション・コントロー
ラ１５５、そしてバスセット１４０上の直接メモリ転送
を制御するＤＭＡコントローラ１６０も接続されてい
る。
本発明によるシステムでは接続ポイント１６５が用意さ
れ、例えばバスマスタのようなインターフェイス装置１
７５がデータバスのシステムバスセット１４０′への接
続を制御する。これらの接続は既によく知られているよ
うに、通常回路基板をカード・エッジ・コネクタを備え
たスロットに挿入して実現される（第１図にのみエッジ
の図を示す）。インターフェイス装置１７５はＩ／Ｏ装
置１８０などの様々な他の装置に接続される。１８０な
どの装置としては、例えばディスク装置やテープ・ユニ
ットなどがある（図示せず）。バスマスタのようなイン
ターフェイス装置１７５を含みデータバスを制御するこ
うした装置構成は、ＩＢＭのマイクロ・チャネル・アー
キテクチャで説明されており、『IBM Personal System/
2 Hardware Interface Technical Manual』に詳細に述
べられている。このようなシステムでは、中央アービト
レーション・コントローラ１５５はデータバス１３０′
の制御を受け持つ装置の優先順位を設定し、ＤＭＡコン
トローラ１６０はよく知られるようにこのバス上で実際
の転送を調整する。典型的なアービトレーション優先順
位割当を表１に示す。
れ、例えばバスマスタのようなインターフェイス装置１
７５がデータバスのシステムバスセット１４０′への接
続を制御する。これらの接続は既によく知られているよ
うに、通常回路基板をカード・エッジ・コネクタを備え
たスロットに挿入して実現される（第１図にのみエッジ
の図を示す）。インターフェイス装置１７５はＩ／Ｏ装
置１８０などの様々な他の装置に接続される。１８０な
どの装置としては、例えばディスク装置やテープ・ユニ
ットなどがある（図示せず）。バスマスタのようなイン
ターフェイス装置１７５を含みデータバスを制御するこ
うした装置構成は、ＩＢＭのマイクロ・チャネル・アー
キテクチャで説明されており、『IBM Personal System/
2 Hardware Interface Technical Manual』に詳細に述
べられている。このようなシステムでは、中央アービト
レーション・コントローラ１５５はデータバス１３０′
の制御を受け持つ装置の優先順位を設定し、ＤＭＡコン
トローラ１６０はよく知られるようにこのバス上で実際
の転送を調整する。典型的なアービトレーション優先順
位割当を表１に示す。
さて、第２図は従来例を示すもので、データバス１３
０′の所有権の制御信号を伝達する制御バス１２５′
（第１図参照）の一部を構成する信号線グループ２１０
を含んでいる。
０′の所有権の制御信号を伝達する制御バス１２５′
（第１図参照）の一部を構成する信号線グループ２１０
を含んでいる。
チャネル２２０は＋ＡＲＢ／−ＧＲＡＮＴ信号を伝送
し、この信号はバス所有権を設定するアービトレーショ
ンが発生している期間（ＡＲＢ）と所有権が決定した期
間（ＧＲＡＮＴ）を区別する。また、様々なマスタ１７
５はそれぞれ所有権の割当にしたがって機能できる。チ
ャネル２４０は−ＰＲＥＥＭＰＴ信号を伝送し、これは
一つ以上のマスタ装置、例えば装置１７５とＣＰＵ１０
０がデータバス１３０′をアクセスするために待機して
いる場合に発生する。チャネル２５０は−ＢＵＲＳＴ信
号を伝送し、これは装置１７５がデータバス１３０′を
所有した時装置１７５によりアサートされ、マルチある
いはバースト転送が可能な装置か否かを示す。
し、この信号はバス所有権を設定するアービトレーショ
ンが発生している期間（ＡＲＢ）と所有権が決定した期
間（ＧＲＡＮＴ）を区別する。また、様々なマスタ１７
５はそれぞれ所有権の割当にしたがって機能できる。チ
ャネル２４０は−ＰＲＥＥＭＰＴ信号を伝送し、これは
一つ以上のマスタ装置、例えば装置１７５とＣＰＵ１０
０がデータバス１３０′をアクセスするために待機して
いる場合に発生する。チャネル２５０は−ＢＵＲＳＴ信
号を伝送し、これは装置１７５がデータバス１３０′を
所有した時装置１７５によりアサートされ、マルチある
いはバースト転送が可能な装置か否かを示す。
更に中央アービトレーション・コントローラ１５５に接
続されるものとして、アービトレーション・バス（ＡＲ
Ｂ ＢＵＳ）２６０があり、４ライン（０〜３）で構成
され、ライン上にはデータバス１３０′の所有権を獲得
するためにアービトレーション・レベルがアサートさ
れ、チャネル２２０にＧＲＡＮＴ信号がアサートされる
期間に所有者を明示する。
続されるものとして、アービトレーション・バス（ＡＲ
Ｂ ＢＵＳ）２６０があり、４ライン（０〜３）で構成
され、ライン上にはデータバス１３０′の所有権を獲得
するためにアービトレーション・レベルがアサートさ
れ、チャネル２２０にＧＲＡＮＴ信号がアサートされる
期間に所有者を明示する。
第３図に於いてＡＮＤゲート３１０は＋ＣＰＵＰＲＥ信
号を生成し、該信号は−ＰＲＥＥＭＰＴ、＋ＨＯＬＤ、
＋ＡＲＢ／ＧＲＡＮＴ、ＡＲＢＢＵＳ（１１１１＝Ｆが
ＣＰＵ１００に対応）の各信号を基本にしており、ＣＰ
Ｕがデータバス１３０′を所有したことを示すものであ
る。この＋ＣＰＵＰＲＥ信号は遅延タイマ３１５をトリ
ガする。遅延タイマはシステム規則に違反することのな
いよう、またデータを失わぬように主メモリのリフレッ
シュ要求範囲内に選択された規定時間だけ信号を生成す
る。カウンタ３２０はキャッシュ・コントローラ１１０
によるキャッシュ・ヒットを計数し、規定計数後、望ま
しくは２カウント後に＋２ＨＩＴ信号をセットする。２
ヒットが選択される理由は、ヒットが連続して発生する
可能性が高いことを示すのに十分であり、その時ＣＰＵ
がバス１３０′を放棄できるからである。＋ＤＥＬＡＹ
信号と＋２ＨＩＴの反転信号はゲート３３０でＡＮＤさ
れてブロック（ＢＬＫ）信号を生成し、ＢＬＫの反転信
号はＡＮＤゲート３４０に−ＰＲＥＥＭＰＴの反転信号
と共に入力されて信号Ｇを生成する。信号Ｇは＋ＣＡＣ
ＨＥＨＩＴ／−ＭＩＳＳ信号と共にＡＮＤゲート３５０
に入力され、−Ｐ′信号を生成する。−Ｐ′信号は−Ｐ
ＲＥＥＭＰＴ信号を変更したもので、ＣＰＵ１００がバ
ス１３０′を所有しているときに発生する要求を、２連
続キャッシュ・ヒットが発生するかまたはそうした所有
権保持期間中に起こった最初の要求の後に遅延期間が消
滅するまでブロックする。
号を生成し、該信号は−ＰＲＥＥＭＰＴ、＋ＨＯＬＤ、
＋ＡＲＢ／ＧＲＡＮＴ、ＡＲＢＢＵＳ（１１１１＝Ｆが
ＣＰＵ１００に対応）の各信号を基本にしており、ＣＰ
Ｕがデータバス１３０′を所有したことを示すものであ
る。この＋ＣＰＵＰＲＥ信号は遅延タイマ３１５をトリ
ガする。遅延タイマはシステム規則に違反することのな
いよう、またデータを失わぬように主メモリのリフレッ
シュ要求範囲内に選択された規定時間だけ信号を生成す
る。カウンタ３２０はキャッシュ・コントローラ１１０
によるキャッシュ・ヒットを計数し、規定計数後、望ま
しくは２カウント後に＋２ＨＩＴ信号をセットする。２
ヒットが選択される理由は、ヒットが連続して発生する
可能性が高いことを示すのに十分であり、その時ＣＰＵ
がバス１３０′を放棄できるからである。＋ＤＥＬＡＹ
信号と＋２ＨＩＴの反転信号はゲート３３０でＡＮＤさ
れてブロック（ＢＬＫ）信号を生成し、ＢＬＫの反転信
号はＡＮＤゲート３４０に−ＰＲＥＥＭＰＴの反転信号
と共に入力されて信号Ｇを生成する。信号Ｇは＋ＣＡＣ
ＨＥＨＩＴ／−ＭＩＳＳ信号と共にＡＮＤゲート３５０
に入力され、−Ｐ′信号を生成する。−Ｐ′信号は−Ｐ
ＲＥＥＭＰＴ信号を変更したもので、ＣＰＵ１００がバ
ス１３０′を所有しているときに発生する要求を、２連
続キャッシュ・ヒットが発生するかまたはそうした所有
権保持期間中に起こった最初の要求の後に遅延期間が消
滅するまでブロックする。
第４図では本実施例にしたがって第２図の構成が変更さ
れており、信号ライン２４０は上述した−ＰＲＥＥＭＰ
Ｔ要求信号を変更して生成した−Ｐ′信号を伝送する。
この要求信号−ＰＲＥＥＭＰＴの変更による効果は、第
５図に示す２つのタイミング図により理解される。最初
の図は２キャッシュ・ヒット状態を示し、２番目の図は
遅延タイムアウト状態を示す。
れており、信号ライン２４０は上述した−ＰＲＥＥＭＰ
Ｔ要求信号を変更して生成した−Ｐ′信号を伝送する。
この要求信号−ＰＲＥＥＭＰＴの変更による効果は、第
５図に示す２つのタイミング図により理解される。最初
の図は２キャッシュ・ヒット状態を示し、２番目の図は
遅延タイムアウト状態を示す。
Ｆ．発明の効果 本発明によれば、主プロセッサ（ＣＰＵ）に対し予め選
択された時間をデータ転送のために保証することができ
る。
択された時間をデータ転送のために保証することができ
る。
第１図は本発明を実施するのに適した装置のブロック図
である。 第２図は従来技術による中央アービトレーション・コン
トローラとＤＭＡコントローラに供給される制御信号を
示すブロック図である。 第３図は本発明により変更を加えた要求信号生成のため
のロジックのブロック図である。 第４図は本発明の実施例に従って中央アービトレーショ
ン・コントローラとＤＭＡコントローラに供給される変
更されたバス要求信号の応用例を示すブロック図であ
る。 第５図は本発明に従ったアービトレーション・シーケン
スのタイミング図である。
である。 第２図は従来技術による中央アービトレーション・コン
トローラとＤＭＡコントローラに供給される制御信号を
示すブロック図である。 第３図は本発明により変更を加えた要求信号生成のため
のロジックのブロック図である。 第４図は本発明の実施例に従って中央アービトレーショ
ン・コントローラとＤＭＡコントローラに供給される変
更されたバス要求信号の応用例を示すブロック図であ
る。 第５図は本発明に従ったアービトレーション・シーケン
スのタイミング図である。
Claims (3)
- 【請求項１】データ・バスと、メイン・プロセッサを含
む複数のマスタ装置を含むコンピュータ・システムであ
って、 前記マスタ装置は、前記コンピュータ・システムのバス
上の装置選択信号により現バス所有者を識別するアービ
トレーション制御装置へのバス要求信号により前記デー
タ・バスの使用権を競い、 前記コンピュータ・システムは、前記プロセッサに接続
され協働してキャシュ・バッファからデータを用意し、
データが用意できる度に第１の論理信号を生成する手段
を含むキャッシュ装置を有し、 前記メイン・プロセッサの優先回路は、 （ａ）前記メイン・プロセッサが前記バス所有者である
期間を検出し、前記期間中は第２の論理信号を生成す
る、前記メイン・プロセッサに接続された手段と、
（ｂ）前記第１の論理信号を受け取り、計数し、所定の
数に達したときに第３の論理信号を生成する手段と、 （ｃ）前記第２、第３の論理信号と前記バス要求信号を
受け取り、前記第２の論理信号がアクティブかつ前記第
３の論理信号が非アクティブの場合だけ前記バス要求信
号を禁止し、その他の場合には、前記バス要求信号を前
記アービトレーション制御装置に出力するゲート手段
と、 （ｄ）前記第２の論理信号がアクティブの間に発生した
前記バス要求信号を検出し、所定の遅延時間後に、前記
ゲート手段の前記バス要求信号の禁止を取り消す第４の
論理信号を生成する論理回路と、 を有することを特徴とするコンピュータ・システム。 - 【請求項２】前記所定の数が２である請求項１に記載の
優先回路。 - 【請求項３】前記コンピュータ・システムが定期的なリ
フレッシュを必要とするメイン・メモリを有し、前記所
定の遅延時間が前記メイン・メモリのリフレッシュ間隔
より短くなるように選ばれる請求項１に記載の優先回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/428,259 US5293493A (en) | 1989-10-27 | 1989-10-27 | Preemption control for central processor with cache |
| US428259 | 1999-10-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03150654A JPH03150654A (ja) | 1991-06-27 |
| JPH0656602B2 true JPH0656602B2 (ja) | 1994-07-27 |
Family
ID=23698145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286059A Expired - Lifetime JPH0656602B2 (ja) | 1989-10-27 | 1990-10-25 | キヤツシユを有するプロセツサのための優先制御システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5293493A (ja) |
| EP (1) | EP0425181B1 (ja) |
| JP (1) | JPH0656602B2 (ja) |
| KR (1) | KR930005725B1 (ja) |
| CN (1) | CN1031085C (ja) |
| DE (1) | DE69026336T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5596749A (en) * | 1992-09-21 | 1997-01-21 | Texas Instruments Incorporated | Arbitration request sequencer |
| AU5987294A (en) * | 1993-02-17 | 1994-09-14 | 3Com Corporation | System for reading dynamically changing data |
| US5528765A (en) * | 1993-03-15 | 1996-06-18 | R. C. Baker & Associates Ltd. | SCSI bus extension system for controlling individual arbitration on interlinked SCSI bus segments |
| US6374319B1 (en) | 1999-06-22 | 2002-04-16 | Philips Electronics North America Corporation | Flag-controlled arbitration of requesting agents |
| US7406554B1 (en) | 2000-07-20 | 2008-07-29 | Silicon Graphics, Inc. | Queue circuit and method for memory arbitration employing same |
| US6816947B1 (en) * | 2000-07-20 | 2004-11-09 | Silicon Graphics, Inc. | System and method for memory arbitration |
| DE602004019990D1 (de) * | 2004-08-30 | 2009-04-23 | Magima Digital Information Co | Verfahren und system zum datentransfer |
Family Cites Families (23)
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|---|---|---|---|---|
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