KR910008593A - 중앙 처리기용 중단 방식 제어 - Google Patents

중앙 처리기용 중단 방식 제어 Download PDF

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KR910008593A
KR910008593A KR1019900016328A KR900016328A KR910008593A KR 910008593 A KR910008593 A KR 910008593A KR 1019900016328 A KR1019900016328 A KR 1019900016328A KR 900016328 A KR900016328 A KR 900016328A KR 910008593 A KR910008593 A KR 910008593A
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알랜 스미드 브루스
티엔 트랜 룩
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하워드 지. 피거로아
인터내셔널 비지네스 머신즈 코포레이션
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
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Abstract

내용 없음

Description

중앙 처리기용 중단 방식 제어
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 싱행하기 위한 현재의 양호한 시스템에 대한 블록 다이어그램,
제3도는 본 발명에 따른 수정된 버스 리퀘스트 신호를 발생하는 현재의 양호한 논리에 대한 블록 다이어그램,
제5도는 본 발명의 실행에 따른 중재 시퀀스를 보여주는 블록 다이어그램.

Claims (4)

  1. 데이타 버스와 복수위 마스터를 갖고 있으며, 버스 신호로 현행 버스 소유자를 확인하는 중재 제어 논리로 신호 통로를 거쳐 전송되는 버스 리퀘스트 신호를 이용해 상기 데이타 버스를 주장하는 메인 처리기를 구비하며 또한 캐시 버퍼로부터 데이타를 제공하고 그러한 데이타가 제공될 때의 각 순간마다 제1논리 신호를 제공하기 위해 상기 메인 처리기와 협동하도록 접속되어 있는 메모리 캐시 시스템을 구비하는 컴퓨터 시스템에 있어서, 메인 처리기가 소유자로서 확인되는 인터벌을 검출하여 그러한 인터벌 동안 제2논리 신호를 발생하기 위해 상기 버스 신호를 수신하도록 접속되어 있는 수단과, 상기 제1논리 신호를 수신하여 카운팅하고 선정된 카운트가 도달할때 제3논리 신호를 발생하는 수단과, 상기 제2및 제3논리 신호를 수신하도록 접속되어 상기 제2논리 신호가 활성이고 상기 제3논리 신호가 비활성일때 상기 버스 리퀘스트 신호를 차단하는 게이트를 구비하여 이루어지는 메인 처리기용 우선권 회로.
  2. 제1항에 있어서, 논리 디바이스는 상기 제2논리 신호가 활성인 동안 나타나는 버스 리퀘스트 신호를 검출하고 선정된 지연후에 제4논리 신호를 트리거하며, 이제4논리 신호는 상기 버스 리퀘스트 신호의 차단을 취소시키기 위해 상기 게이트에 인가되는 메인 처리기용 우선권 회로.
  3. 제1또는 제2항에 있어서, 상기 선정된 카운트는 2인 메인 처리기용 우선권 회로.
  4. 제2항에 있어서, 상기 카운터 시스템은 주기적 리프레쉬를 필요로 하는 메인 메모리를 포함하며, 선정된 지연은 상기 메인 메모리의 리프레쉬 주기보다 짧게 선택되는 메인 처리기용 우선권 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900016328A 1989-10-27 1990-10-15 중앙 처리기용 중단방식 제어 KR930005725B1 (ko)

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