KR940016221A - 하이 파이 버스(HiPi Bus)의 데이타 전송 제어장치 - Google Patents
하이 파이 버스(HiPi Bus)의 데이타 전송 제어장치 Download PDFInfo
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Abstract
본 발명은 공유메모리 다중프로세서의 데이타 전송 버스로 사용되는 하이 파이 버스 (HiPi Bus)를 통하여 메모리에 데이타의 읽기 또는 쓰기액세스를 수행하도록 하는 데이타 전송 제어장치에 관한 것이고, 복수의 마이크로 프로세서와 복수의 메모리가 하이 파이 버스에 연결된 공유버스 다중프로세서의 시스템에 있어서, 마이크로 프로세서와 하이 파이 버스사이에 위치하여 마이크로 프로세서의 메모리 요구를 접수하여 읽기/쓰기버스 사이클을 발생하기 위하여 각종 제어신호를 발생하는 데이타 전송 제어기와, 이 제어기에서 신호를 받아 어드레스 버스의 중재를 수행하는 어드레스 중재기와, 어드레스와 제어정보를 저장하고 어드레스 사용허가를 받으면 버스사이클의 T2에서 어드레스 버스로 구동하는 어드레스 버퍼와, 데이타를 저장하고 쓰기버스 사이클의 T3에서 데이타 버스를 구동하는 데이타 버퍼와, T3에서 어드레스 응답을 수신하여 T1에서 보낸 어드레스가 메모리에 잘 도착하였는지 판단하는 어드레스 응답 래치와, 쓰기사이클의 T4에서 데이타 응답을 수신하여 T2에서 보낸 데이타가 메모리에 잘 도착하였는지 판단하는 데이타 응답래치와, 읽기사이클에서 메모리에서 보낸 데이타가 자신이 받아야할 것인지를 알아내기 위하여 데이타의 수신번호와 읽기사이클을 수행한 전송기의 번호를 비교하는 비교기와, 그리고 읽기사이클에서 데이타를 버스로 부터 받는 데이타 래치 및, 에러를 체크하는 패리디 검사기를 연결구성한 것을 특징으로 하는 하이 파이 버스의 데이타 전송 제어장치이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명에 의한 데이타 전송 제어장치의 블럭도, 제5도와 제6도는 제4도에서 읽기 사이클 및 쓰기 사이클의 제어신호 타이밍도.
Claims (1)
- 복수의 마이크로 프로세서(9)와 복수의 메모리가 하이파이 버스(20)에 연결된 공유버스 다중프로세서의 시스템에 있어서, 마이크로 프로세서(9)와 하이파이 버스(20) 사이에 위치하여 마이크로 프로세서(9)의 메모리 요구를 접수하여 읽기/쓰기버스 사이클을 발생하기위하여 각종 제어 신호를 발생하는 데이타 전송 제어기(11)와, 이제어기(11)에서 신호를 받아 어드레스 버스의 중재를 수행하는 어드레스 중재기(12)와, 어드레스와 제어정보를 저장하고 어드레스 사용허가를 받으면 버스사이클의 T2에서 어드레스 버스로 구동하는 어드레스 버퍼(13)와, 데이타를 저장하고 쓰기버스 사이클의 T3에서 데이타 버스를 구동하는 데이타버퍼(11)와, T3에서 어드레스 응답을 수신하여 T1에서 보낸 어드레스가 메모리에 잘 도착하였는지 판단하는 어드레스 응답래치(15)와, 쓰기사이클의 T4에서 데이타 응답을 수신하여 T2에서 보낸 데이타가 메모리에 잘 도착하였는지 판단하는 데이타 응답래치(16)와, 읽기사이클에서 메모리에서 보낸 데이타가 자신이 받아야할 것인지를 알아내기 위하여 데이타의 수신번호와 읽기사이클을 수행한 전송기의 변호를 비교하는 비교기(17)와, 그리고 읽기사이클에서 데이타를 버스로 부터 받는 데이타 래치(18) 및, 에러를 체크하는 패리디 검사기(19)를 연결구성한 것을 특징으로 하는 하이파이 버스의 데이타 전송 제어장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920025338A KR950009071B1 (ko) | 1992-12-24 | 1992-12-24 | 하이파이 버스(HiPi Bus)의 데이타 전송 제어장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920025338A KR950009071B1 (ko) | 1992-12-24 | 1992-12-24 | 하이파이 버스(HiPi Bus)의 데이타 전송 제어장치 |
Publications (2)
Publication Number | Publication Date |
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KR940016221A true KR940016221A (ko) | 1994-07-22 |
KR950009071B1 KR950009071B1 (ko) | 1995-08-14 |
Family
ID=19346500
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920025338A KR950009071B1 (ko) | 1992-12-24 | 1992-12-24 | 하이파이 버스(HiPi Bus)의 데이타 전송 제어장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR950009071B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112735501A (zh) * | 2020-12-24 | 2021-04-30 | 珠海格力电器股份有限公司 | 数据交互方法、装置及主板、带有主板的设备 |
-
1992
- 1992-12-24 KR KR1019920025338A patent/KR950009071B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112735501A (zh) * | 2020-12-24 | 2021-04-30 | 珠海格力电器股份有限公司 | 数据交互方法、装置及主板、带有主板的设备 |
CN112735501B (zh) * | 2020-12-24 | 2024-05-03 | 珠海格力电器股份有限公司 | 数据交互方法、装置及主板、带有主板的设备 |
Also Published As
Publication number | Publication date |
---|---|
KR950009071B1 (ko) | 1995-08-14 |
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