KR0121973B1 - 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로 - Google Patents
전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로Info
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Abstract
본 발명은 전전자 교환기에 있어서 공통버스를 이용하는 프로세서 보드간에 실시간적으로 공통버스 중재처리가 가능하고, 마스터 보드에 집중되어 처리되지 않도록 구현된 공통버스 중재회로에 관한 것이다. 이를 위하여 본 공통버스 중재회로는, 공통버스를 이용하는데 있어서 가장 높은 우선 순위를 갖는 하나의 마스터 보드와, 다수의 슬레이브 보드를 구비한 전전자 교환기에 있어서, 공통버스에 대한 해당 보드의 사용순위보다 한단계 높은 순위를 갖는 보드로부터 전송되는 공통버스 사용허가 출력을 해당 보드의 공통버스 사용허가 입력으로 받고, 해당 보드의 공통버스 사용허가 출력을 해당보드의 사용순위보다 한단계 낮은 순위를 갖는 보드로 전송하는 공통버스 요구회로; 공통버스 또는 해당 보드내에서 발생되는 데이터를 쓰고, 읽는 공통메모리; 및 인가되는 공통버스 어드레스, 보드 식별정보(ID)를 디코딩하여 공통메모리의 사용선택을 제어하는 선택신호(CS), 공통메모리 사용요구신호, 및 공통버스 요구회로로 공통버스 선택신호(CBSEL)를 발생하는 공통버스 어드레스 디코더회로를 포함하도록 구성되어 마스터 보드와 다수의 슬레이브 보드내에 각각 구비된다.
Description
제1도는 본 발명에 따른 공통버스 중재회로를 구비하여 운영되는 전전자 교환기의 프로세서 보드간의 관계 블럭도.
제2도는 본 발명에 따른 마스터 보드와 슬레이브 보드간의 공통버스 사용허가 입력 및 공통버스 사용허가 출력신호에 대한 전송경로도.
제3도는 프로세서 보드내에 구비되는 본 발명에 따른 공통버스 중재회로의 실시예를 도시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 마스터 보드 12a-12h, 22a-22h : 슬레이브 보드
31 : 공통메모리 32 : 공통버스 어드레스 디코더회로
33 : 공통버스 요구회로
본 발명은 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로에 관한 것으로, 특히, 공통버스를 이용하는 프로세서 보드간에 실시간 데이터통신이 가능하도록 구현된 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로에 관한 것이다.
종래의 전전자 교환기에 구비되어 있는 공통버스를 이용한 프로세서 보드들은 데이터 통신을 위한 공통버스 중재시, 마스터 보드가 모든 슬레이브 보드를 순차 엑세스하여 해당 슬레이브 보드에게 버스사용권을 부여하는 방식으로 이루어졌다. 즉, 각 슬레이브 보드에 버스사용요구에 대한 플래그를 구비하고, 마스터 보드가 각 슬레이브 보드에 구비되어 있는 플래그비트를 순차적으로 엑세스(일일이 각 슬레이브 보드내의 플래그비트를 엑세스)하여 공통버스를 사용할 슬레이브 보드를 결정하고, 결정된 슬레이브 보드로 버스사용권을 부여하는 방식으로 이루어졌다.
그러나 이와 같은 공통버스 중재방식은 마스터 보드를 중심으로 이루어져 상대적으로 마스터 보드에 부하가 가중될 뿐만 아니라 마스터 보드가 슬레이브 보드를 일일이 액세스하여 결정함으로 인해 공통버스 중재처리가 실시간적으로 이루어지지 않는 문제 등이 발생된다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 전전자 교환기에 있어서 공통버스를 이용하여 프로세서 보드간에 실시간적으로 공통버스 중재처리가 가능하도록 구현된 공통버스 중재회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 전전자 교환기에 있어서 공통버스를 이용하여 프로세서 보드간에 공통버스 중재처리시 마스터 보드에 집중되어 처리되지 않도록 구현된 공통버스 중재회로를 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 전전자 교환기의 프로세서 보드간의 공통버스 중재회로는, 공통버스를 이용하는데 있어서 가장 높은 우선 순위를 갖는 하나의 마스터 보드와, 다수의 슬레이브 보드를 구비한 전전자 교환기에 있어서, 공통버스에 대한 해당 보드의 사용순위보다 한단계 높은 순위를 갖는 보드로부터 전송되는 공통버스 사용허가 출력을 해당 보드의 공통버스 사용허가 입력으로 받고, 해당 보드의 공통버스 사용허가 출력을 해당보드의 사용순위보다 한단계 낮은 순위를 갖는 보드로 전송하는 공통버스 요구회로; 공통버스 또는 해당 보드내에서 발생되는 데이터를 쓰고, 읽는 공통 메모리; 및 인가되는 공통버스 어드레스, 보드 식별정보(ID)를 디코딩하여 공통메모리의 사용선택을 제어하는 선택신호(CS), 공통메모리 사용요구신호, 및 공통버스 요구회로로 공통버스 선택신호(CBSEL)를 발생하는 공통버스 어드레스 디코더 회로를 포함하도록 구성되어 마스터 보드와 다수의 슬레이브 보드내에 각각 구비되는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.
제1도는 본 발명에 따른 공통버스 중재회로를 구비하여 운영되는 전전자 교환기의 프로세서 보드간의 관계블록도로서, 백보드상에 구비되는 공통버스 1매의 마스터 보드(11) 및 8매의 슬레이브 보드(12a-12h)로 구성된다.
여기서 마스터 보드(11)는슬레이브 보드(12a-12h)보다 높은 공통버스 사용권을 갖는다. 그리고, 슬레이브 보드들(12a-12h)은 슬레이브 보드(12a)이 가장 높은 공통버스 사용권을 갖고, 슬레이브 보드8(12h)이 가장 낮은 공통버스 사용권을 갖는다.
제2도는 본 발명에 따른 마스터 보드와 슬레이브 보드간의 공통버스 사용허가 입력(Common Bus ACK Imput, CBACKI라고도 함) 및 공통버스 사용허가 출력(Common Bus ACK Output, CBACKO라고도 함)신호의 전송경로도를 설명하기 위한 도면으로, 마스터 보드(21)의 공통버스 사용허가 출력(CBACKO)신호가 슬레이브 보드1(22a)의 공통버스 사용허가 입력(CBACKI)신호로 전송되고, 슬레이브 보드1(22a)의 공통버스 사용허가 출력(CBACKO) 신호가 슬레이브 보드2(22b)의 공통버스 사용허가 입력(CBACKI) 신호로 전송되도록 공통버스 사용허가 입출력 신호의 전송경로가 형성된다.
즉, 슬레이브 보드들(22a-22h)중 공통버스에 대한 사용우선권이 가장 높은 슬에이브 보드(22a)는 마스터 보드(21)의 공통버스 사용허가 출력(CBACKO)을 공통버스 사용허가 입력(CBACKI)으로 받고, 그 다음 사용우선권을 갖는 슬레이브 보드들(22b∼22h)은 한단계 높은 우선권을 갖는 슬레이브 보드의 공통버스 사용허가 출력(CBACKO) 신호를 해당 슬레이브 보드의 공통버스 사용허가 입력(CBACKI) 신호로 받도록 구성된다. 단, 마스터 보드(21)의 경우에는 공통버스 사용허가 입력(CBACKI)은 없고 공통버스 사용허가 출력(CBACKO)만 존재하고, 슬레이브 보드8(22h)의 공통버스 사용허가 출력(CBACKO)은 시스탬내의 다른 보드에 연결되지 않고 백보드(23)상에서 오픈 상태로 설정된다.
그리고 각 보드간에 공통버스 사용허가 입력(CBACKI) 및 공통버스 사용허가 출력(CBACKO)간의 관계는 슬레이브 보드(12a-12h)로부터 공통버스 사용 요구가 있는 경우에 마스터 보드(21)의 공통버스 사용허가 출력(CBACKO)이 로우 레벨로 출력되어 해당 슬레이브 보드(22a∼22h)가 공통버스를 사용하도록 한다.
즉, 슬레이브 보드1(22a) 자신이 공통버스의 사용을 요구하는 경우에 마스터 보드(21)의 공통버스 사용허가 출력(CBACKO)과 연결된 공통버스 사용허가 입력(CBACKI)을 통해 마스터 보드(21)로부터 공통버스 사용을 허가 받음과 동시에, 슬레이브 보드1(22a)의 공통버스 사용허가 출력(CBACKO)을 하이 레벨로 설정하여 슬레이브 보드2(22b) 이후의 슬레이브 보드들(22c∼22h)의 공통버스 사용을 억제한다. 그러나 슬레이브 보드1(22a)이 공통버스 사용요구를 하지 않는 경우에는, 슬레이브 보드1(22a)은 공통버스 사용허가 입력(CBACKI) 신호를 공통버스 사용허가 출력(CBACKO)으로 전송시킨다. 따라서 슬레이브 보드(22b)의 공통버스 사용허가 입력(CBACKI)으로 전송하게 된다.
전술한 바와 마찬가지로, 이후의 공통버스 사용을 요구한 슬레이브 보드는 자신보다 한단계 높은 슬레이브 보드의 공통버스 사용허가 출력(CBACKO)을 공통버스 사용허가 입력(CBACKI)으로 받아 공통버스의 사용권을 획득하고, 공통버스의 사용권이 획득되면, 해당 공통버스 사용허가 출력(CBACKO)을 하이 레벨로 설정하여 다음 단계의 슬레이브 보드의 공통버스 사용권을 억제한다.
제3도는 제1도와 같이 구성된 마스터 보드(11)와 슬레이브 보드들(12a-12h)이 제2도에 도시된 바와 같은 공통버스 중계경로를 갖기 위해 마스터 보드(11)와 각 슬레이브 보드(12a∼12h 또는 22a∼22h)내에 구비되는 공통버스 중재회로의 실시예를 도시한 블럭도이다.
제3도를 참조하면, 본 발명에 따른 공통버스 중재회로는 공동 메모리(31), 공통버스 어드레스 디코더 회로(32) 및 공통버스 요구회로(33)로 구성된다. 그러나 마스터 보드(21)상에 구비될 때에는 공통버스 요구회로(33)로 인가되는 공통버스 사용허가 입력(CBACKI)라인은 제외된다.
공통 메모리(31)는 마스터 보드(21)와 슬레이브 보드(22a-22h)에서의 작업시 데이터가 쓰여지거나 읽혀지는 곳으로서, 공통버스로부터 전송되는 공통버스 어드레스에 의해 공통버스로부터 전송되는 데이터를 쓰거나 읽어 공통버스로 전송하고, 자체적으로 제공되는 내부 어드레스에 의해 내부의 데이터를 쓰거나 읽어서 내부로 전송한다. 이때, 공통메모리(31)는 자체적으로 발생된 선택신호(CS)나 공통버스 어드레스 디코더 회로(32)로부터 제공되는 선택신호(CS)에 의해 인에이블상태가 설정된다.
공통버스 어드레스 디코더회로(32)는 공통버스로부터 제공되는 공통버스 어드레스 및 보드 식별정보(ID정보)에 따라서 공통메모리(31)의 사용을 요구하는 선택신호(CS)를 출력하고, 내부에 구비되어 있는 프로세서(미도시됨)로 공통메모리(31)의 사용요구를 하고, 그에 따른 공통메모리(31) 사용허가정보를 받는다.
공통버스 요구회로(33)는 마스터 보드(21) 또는 바로 상위의 공통버스 사용권을 갖는 슬레이브 보드의 공통버스 사용허가 출력(CBACKO)인 공통버스 사용허가 입력(CBACKI), 공통버스 선택신호(CBSEL) 및 공통버스로부터 제공되는 동기 클록(CLK)이 입력되며, 자체 프로세서로 공통버스 사용허가 취득신호(CBCAT)를 출력한다. 그리고 공통버스 어드레스 디코더회로(32)로부터 공통메모리 사용요구 수신으로 공통버스 선택(CBSEL)신호가 전송되고, 마스터 보드(21)를 포함한 여타의 슬레이브 보드들의 공통버스 요구신호(CBR)가 전송되지 않았으면, 자신의 공통버스 요구신호(CBR)를 공통버스로 출력하고, 대기하면서 공통버스 사용허가 입력(CBACKI)의 상태를 모니터링한다.
이때, 공통버스 사용허가 입력(CBACKI)신호가 인가되면, 공통버스 요구회로(33)는 공통버스 사용허가 출력(CBACKO)을 하이 레벨로 출력하고 자체 프로세서(미도시됨)로 공통버스 사용허가 취득(CBCAT)신호를 출력하여 해당 슬레이브 보드가 공통버스를 사용하여 데이터를 송수신하도록 한다. 이와 같은 동작은 공통버스로부터 제공되는 공통버스 동기클릭(CLK)에 동기하여 이루어진다.
마스터 보드(21)가 공통버스를 사용하고자 하는 경우, 즉 마스터 보드(21)내에 구비되어 있는 공통버스 어드레스 디코더회로(32)로부터 공통버스 요구회로(33)로 공통버스를 점유하기 위하여 공통버스 선택(CBSEL)신호가 입력되면, 마스터 보드(21)는 공통버스 사용허가 출력(CBACKO) 신호를 하이 레벨로 출력하고, 슬레이브 보드들(22a∼22h)의 공통버스 요구신호(CBR)가 하이가 되기까지 대기한 후, 마스터 보드(21)의 공통버스 요구신호(CBR)를 공통버스로 출력시켜 공통버스를 사용하게 된다.
다수의 보드가 동시에 공통버스 요구회로(CBR)를 출력하는 경우에는, 공통버스 사용허가 출력(CBACKO) 신호가 공통버스 사용우선 순위에서 한단계 낮은 보드의 공통버스 사용허가 입력(CBACKI)으로 연결되어 있어 공통버스 사용을 억제할 수 있으므로, 다수의 보드 가운데 공통버스 사용 우선 순위가 가장 높은 보드로부터 차례로 공통버스를 사용하게 된다.
이상, 상술한 바와 같이 본 발명은 전전자 교환기에 있어서 공통버스를 이용하는 다수의 프로세서 보드간에 공통버스 사용허가 신호를 전송하는데 있어서 한단계 높은 우선 순위를 갖는 프로세서 보드로부터 한단계 낮은 우선 순위를 갖는 프로세서 보드로 전송하는 구조로 공통버스중재처리를 하도록 구현함으로써, 실시간적으로 공통버스 중재처리를 할 수 있고, 버스중재처리시 마스터 보드에 집중되어 작업이 이루어지는 현상을 막을 수 있는 효과가 있다.
본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야 한다.
Claims (1)
- 공통버스를 이용하는데 있어서 가장 높은 우선 순위를 갖는 하나의 마스터 보드와, 다수의 슬레이브 보드를 구비한 전전자 교환기에 있어서, 상기 공통버스에 대한 해당 보드의 사용순위보다 한단계 높은 순위를 갖는 보드로부터 전송되는 공통버스 사용허가 출력을 상기 해당 보드의 공통버스 사용허가 입력으로 받고, 상기 해당 보드의 상기 공통버스 사용허가 출력을 상기 해당 보드의 사용순위보다 한단계 낮은 순위를 갖는 보드로 전송하는 공통버스 요구회로(33); 상기 공통버스 또는 상기 해당 보드내에서 발생되는 데이터를 쓰고, 읽는 공통메모리(31); 및 인가되는 공통버스 어드레스, 보드 식별정보(ID)를 디코딩하여 상기 공통메모리(31)의 사용선택을 제어하는 선택신호(CS), 상기 공통메모리(31)의 사용요구신호, 및 상기 공통버스 요구회로(33)로 공통버스 선택신호(CBSEL)를 발생하는 공통버스 어드레스 디코더회로(32)를 포함하도록 구성되어 상기 마스터 보드와 다수의 슬레이브 보드내에 각각 구비되는 것을 특징으로 하는 공통버스 중재회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940024880A KR0121973B1 (ko) | 1994-09-30 | 1994-09-30 | 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940024880A KR0121973B1 (ko) | 1994-09-30 | 1994-09-30 | 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0121973B1 true KR0121973B1 (ko) | 1997-11-19 |
Family
ID=19394025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940024880A KR0121973B1 (ko) | 1994-09-30 | 1994-09-30 | 전전자 교환기에 있어서 프로세서 보드간의 공통버스 중재회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0121973B1 (ko) |
-
1994
- 1994-09-30 KR KR1019940024880A patent/KR0121973B1/ko not_active IP Right Cessation
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