JPH04227557A - 情報処理装置 - Google Patents
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- JPH04227557A JPH04227557A JP3105536A JP10553691A JPH04227557A JP H04227557 A JPH04227557 A JP H04227557A JP 3105536 A JP3105536 A JP 3105536A JP 10553691 A JP10553691 A JP 10553691A JP H04227557 A JPH04227557 A JP H04227557A
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- 230000010365 information processing Effects 0.000 title claims description 30
- 230000015654 memory Effects 0.000 claims abstract description 170
- 230000004044 response Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 26
- 230000007704 transition Effects 0.000 description 11
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000012790 confirmation Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- ZKTPOUXCUHYLDZ-SAYNGHPTSA-N C(CCCC[C@@H]1SC[C@@H]2NC(=O)N[C@H]12)(=O)NCCCCNC(=O)C1CCC(CC1)CN1C(C=CC1=O)=O Chemical compound C(CCCC[C@@H]1SC[C@@H]2NC(=O)N[C@H]12)(=O)NCCCCNC(=O)C1CCC(CC1)CN1C(C=CC1=O)=O ZKTPOUXCUHYLDZ-SAYNGHPTSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ワークステーション、
パーソナルコンピュータ、ワードプロセッサ等の情報処
理装置に使用されるバスシステムに関する。
パーソナルコンピュータ、ワードプロセッサ等の情報処
理装置に使用されるバスシステムに関する。
【０００２】
【従来の技術】情報処理装置内のバスシステムは従来、
バイト、１４巻、１２号（１９８９）、第４１７頁〜４
２４頁、（ＢＹＴＥ，Ｖｏｌｕｍｅ １４，Ｎｕｍｂ
ｅｒ １２（１９８９），ｐｐ．４１７〜４２４）の
Ｌ．Ｂｒｅｔｔ Ｇｌａｓｓ，“ＩＮＳＩＤＥＥＩＳ
Ａ”に述べられているバスシステムのように、メモリバ
スとシステムバスが個々にプロセッサバスに接続されて
いるか、又はプロセッサバスとメモリバスが個々にシス
テムバスに接続されている構成となっていた。
バイト、１４巻、１２号（１９８９）、第４１７頁〜４
２４頁、（ＢＹＴＥ，Ｖｏｌｕｍｅ １４，Ｎｕｍｂ
ｅｒ １２（１９８９），ｐｐ．４１７〜４２４）の
Ｌ．Ｂｒｅｔｔ Ｇｌａｓｓ，“ＩＮＳＩＤＥＥＩＳ
Ａ”に述べられているバスシステムのように、メモリバ
スとシステムバスが個々にプロセッサバスに接続されて
いるか、又はプロセッサバスとメモリバスが個々にシス
テムバスに接続されている構成となっていた。
【０００３】
【発明が解決しようとする課題】前者は、システムバス
とメモリバスが連動動作するいわゆるダイレクトメモリ
アクセス（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ
，以下ＤＭＡ）の際に、プロセッサバスが独立動作がで
きないため、プロセッサバスの使用効率が悪くなる。一
方、後者は、プロセッサバスとメモリバスが連動動作す
る、いわゆるメインメモリアクセスの際にシステムバス
が独立動作できないため、システムバスの使用効率が悪
くなるという問題があった。
とメモリバスが連動動作するいわゆるダイレクトメモリ
アクセス（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃｃｅｓｓ
，以下ＤＭＡ）の際に、プロセッサバスが独立動作がで
きないため、プロセッサバスの使用効率が悪くなる。一
方、後者は、プロセッサバスとメモリバスが連動動作す
る、いわゆるメインメモリアクセスの際にシステムバス
が独立動作できないため、システムバスの使用効率が悪
くなるという問題があった。
【０００４】なお、これらの従来のバスシステムの構成
と問題点については、後に図面を用いて詳述する。
と問題点については、後に図面を用いて詳述する。
【０００５】本発明の目的は各バスの使用効率を最大と
する情報処理装置のバスシステムを提供することにある
。
する情報処理装置のバスシステムを提供することにある
。
【０００６】本発明の他の目的はプロセッサバスとメモ
リバスの連動動作とシステムバスの独立動作を同時に行
うことが可能なバスシステムを提供することにある。
リバスの連動動作とシステムバスの独立動作を同時に行
うことが可能なバスシステムを提供することにある。
【０００７】本発明の更なる目的はシステムバスとメモ
リバスの連動動作とプロセッサバスの独立動作を同時に
行うことが可能なバスシステムを提供することにある。
リバスの連動動作とプロセッサバスの独立動作を同時に
行うことが可能なバスシステムを提供することにある。
【０００８】本発明の更なる他の目的は、システムバス
、メモリバス、プロセッサバスの３種のバスが少なくと
も３本以上相互接続される場合の、各バスの使用効率を
最大とする情報処理装置用バスシステムを提供すること
にある。
、メモリバス、プロセッサバスの３種のバスが少なくと
も３本以上相互接続される場合の、各バスの使用効率を
最大とする情報処理装置用バスシステムを提供すること
にある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
、本発明においては、プロセッサバス、メモリバス、シ
ステムバスの３種のバスを少なくとも三叉路状に接続し
、３種のバスのうち、任意の２種を連動動作している間
、他の１種のバスが独立動作可能な構成とする。
、本発明においては、プロセッサバス、メモリバス、シ
ステムバスの３種のバスを少なくとも三叉路状に接続し
、３種のバスのうち、任意の２種を連動動作している間
、他の１種のバスが独立動作可能な構成とする。
【００１０】すなわち、本発明においては、少なくとも
一個のプロセッサが接続されたプロセッサバス、メイン
メモリに接続されたメモリバス、少なくとも一個の入出
力デバイス（以下Ｉ／Ｏデバイス）などの接続デバイス
が接続されたシステムバスの３種のバスを少なくとも三
叉路接続するコントロール手段を設け、このコントロー
ル手段により、各種のバスの相互接続を可能とする。
一個のプロセッサが接続されたプロセッサバス、メイン
メモリに接続されたメモリバス、少なくとも一個の入出
力デバイス（以下Ｉ／Ｏデバイス）などの接続デバイス
が接続されたシステムバスの３種のバスを少なくとも三
叉路接続するコントロール手段を設け、このコントロー
ル手段により、各種のバスの相互接続を可能とする。
【００１１】すなわち、本発明においては、情報処理装
置のバスシステムを、少なくとも一個のプロセッサが接
続されたプロセッサバスと、メインメモリに接続された
メモリバスと、少なくとも一個の接続デバイスが接続さ
れたシステムバスと、これら３種のバスが接続され、こ
れら３種のバスの相互接続のための接続コントロール手
段とで構成する。
置のバスシステムを、少なくとも一個のプロセッサが接
続されたプロセッサバスと、メインメモリに接続された
メモリバスと、少なくとも一個の接続デバイスが接続さ
れたシステムバスと、これら３種のバスが接続され、こ
れら３種のバスの相互接続のための接続コントロール手
段とで構成する。
【００１２】本発明では、この接続コントロール手段は
、三種のバスのそれぞれのデータバスが接続され、これ
らバス上のデータを相互に転送するデータパススイッチ
ング手段と、三種のバスのそれぞれの制御バスとアドレ
スバスが接続され、これらバス上のコントロール信号及
びアドレスを相互に転送すると共に、データパススイッ
チング手段へのデータパス制御信号を発生するバス・メ
モリ接続コントローラから構成される。
、三種のバスのそれぞれのデータバスが接続され、これ
らバス上のデータを相互に転送するデータパススイッチ
ング手段と、三種のバスのそれぞれの制御バスとアドレ
スバスが接続され、これらバス上のコントロール信号及
びアドレスを相互に転送すると共に、データパススイッ
チング手段へのデータパス制御信号を発生するバス・メ
モリ接続コントローラから構成される。
【００１３】好適にはこのデータパススイッチング手段
とバス・メモリ接続コントローラはそれぞれ単独に、あ
るいは一体として、一つの集積回路上に構成される。
とバス・メモリ接続コントローラはそれぞれ単独に、あ
るいは一体として、一つの集積回路上に構成される。
【００１４】更に、本発明においては、三種のバスはそ
れぞれ一本でなく、三種のバスのいずれかが複数本の場
合においても同様に接続コントロール手段を構成し、こ
れらのバスの相互接続を可能とすることができる。
れぞれ一本でなく、三種のバスのいずれかが複数本の場
合においても同様に接続コントロール手段を構成し、こ
れらのバスの相互接続を可能とすることができる。
【００１５】上述した本発明の構成において、プロセッ
サバス、メモリバス、システムバスの３種のバスが少な
くとも三叉路状に相互に接続されることにより、例えば
プロセッサバス上のプロセッサからメモリバス上の主記
憶メモリへアクセスするプロセッサメインメモリアクセ
スの場合に、データはプロセッサバスとメモリバスのみ
介して転送され、システムバスを経由しないため、シス
テムバスは独立に動作することが可能となる。一方、シ
ステムバス上の接続デバイスからメモリバス上の主記憶
メモリへアクセスするＤＭＡの場合、データはシステム
バスとメモリバスのみ介して転送され、プロセッサバス
を経由しないので、プロセッサバスは独立して動作する
ことが可能となる。
サバス、メモリバス、システムバスの３種のバスが少な
くとも三叉路状に相互に接続されることにより、例えば
プロセッサバス上のプロセッサからメモリバス上の主記
憶メモリへアクセスするプロセッサメインメモリアクセ
スの場合に、データはプロセッサバスとメモリバスのみ
介して転送され、システムバスを経由しないため、シス
テムバスは独立に動作することが可能となる。一方、シ
ステムバス上の接続デバイスからメモリバス上の主記憶
メモリへアクセスするＤＭＡの場合、データはシステム
バスとメモリバスのみ介して転送され、プロセッサバス
を経由しないので、プロセッサバスは独立して動作する
ことが可能となる。
【００１６】これにより、３種のバスの使用効率を最大
限に高めることができる。
限に高めることができる。
【００１７】
【実施例】以下、本発明の実施例を図面を用いて詳述す
る。
る。
【００１８】まず、本発明の第一の実施例を図１〜図６
を用いて説明する。このうち、図２、図３は従来技術に
おけるバスシステムの構成図を示すが、本発明との比較
のためここで詳述する。
を用いて説明する。このうち、図２、図３は従来技術に
おけるバスシステムの構成図を示すが、本発明との比較
のためここで詳述する。
【００１９】図１、図２、図３において、共通して、１
０１はＮ個（Ｎは整数）のプロセッサ、１０２はキャッ
シュメモリシステム（ｃａｃｈｅ）、１０４はメインメ
モリ（ｍａｉｎ ｍｅｍｏｒｙ）、１０５はＭ個（Ｍ
は整数）のシステムバス接続デバイスである。システム
バス接続デバイス１０５としては、ディスク・ファイル
系コントローラ、描画・表示系コントローラ、ネットワ
ーク・通信系コントローラ等のいわゆる入出力（Ｉ／Ｏ
）デバイスを示す。１１１はプロセッサバス、１１２は
メモリバス、１１３はシステムバスである。そして、図
１における１０３は三叉路接続コントローラであり、図
２、図３における２０１、３０１はバス接続コントロー
ラ、２０２、３０２はメモリ接続コントローラである。
０１はＮ個（Ｎは整数）のプロセッサ、１０２はキャッ
シュメモリシステム（ｃａｃｈｅ）、１０４はメインメ
モリ（ｍａｉｎ ｍｅｍｏｒｙ）、１０５はＭ個（Ｍ
は整数）のシステムバス接続デバイスである。システム
バス接続デバイス１０５としては、ディスク・ファイル
系コントローラ、描画・表示系コントローラ、ネットワ
ーク・通信系コントローラ等のいわゆる入出力（Ｉ／Ｏ
）デバイスを示す。１１１はプロセッサバス、１１２は
メモリバス、１１３はシステムバスである。そして、図
１における１０３は三叉路接続コントローラであり、図
２、図３における２０１、３０１はバス接続コントロー
ラ、２０２、３０２はメモリ接続コントローラである。
【００２０】図２、図３に示した従来のバスシステムに
おいて、図２ではシステムバス１１３とメモリバス１１
２が各々バス接続コントローラ２０１とメモリ接続コン
トローラ２０２によって、プロセッサバス１１１に独立
に接続される構成となっている。一方、図３ではプロセ
ッサバス１１１とメモリバス１１２が各々バス接続コン
トローラ３０１とメモリ接続コントローラ３０２によっ
てシステムバス１１３に独立に接続される構成となって
いる。
おいて、図２ではシステムバス１１３とメモリバス１１
２が各々バス接続コントローラ２０１とメモリ接続コン
トローラ２０２によって、プロセッサバス１１１に独立
に接続される構成となっている。一方、図３ではプロセ
ッサバス１１１とメモリバス１１２が各々バス接続コン
トローラ３０１とメモリ接続コントローラ３０２によっ
てシステムバス１１３に独立に接続される構成となって
いる。
【００２１】図２の構成においては、システムバス１１
３の接続デバイス１０５とメモリバス１１２上のメイン
メモリとの間でデータ転送を行うＤＭＡ動作において、
プロセッサバス１１１を経由する。そのため、プロセッ
サ１０１とキャッシュ１０２間、あるいは複数のプロセ
ッサ１０１間のデータ転送等のプロセッサバス１１１の
独立動作をＤＭＡ動作と同時に行うことができない。一
方、図３の構成においては、プロセッサ１０１とメイン
メモリ１０４との間でデータ転送が行われる、所謂、プ
ロセッサメインメモリアクセスにおいて、システムバス
１１３を経由することになるため、複数のシステムバス
接続デバイス１０５間のデータ転送等のシステムバス１
１３の独立動作をプロセッサメインメモリアクセスと同
時に行うことができない。
３の接続デバイス１０５とメモリバス１１２上のメイン
メモリとの間でデータ転送を行うＤＭＡ動作において、
プロセッサバス１１１を経由する。そのため、プロセッ
サ１０１とキャッシュ１０２間、あるいは複数のプロセ
ッサ１０１間のデータ転送等のプロセッサバス１１１の
独立動作をＤＭＡ動作と同時に行うことができない。一
方、図３の構成においては、プロセッサ１０１とメイン
メモリ１０４との間でデータ転送が行われる、所謂、プ
ロセッサメインメモリアクセスにおいて、システムバス
１１３を経由することになるため、複数のシステムバス
接続デバイス１０５間のデータ転送等のシステムバス１
１３の独立動作をプロセッサメインメモリアクセスと同
時に行うことができない。
【００２２】これに対し、本発明の第一の実施例である
図１のバスシステムでは、プロセッサバス１１１、メモ
リバス１１２及びシステムバス１１３の３種のバスが、
三叉路接続コントローラ１０３により、三叉路状に接続
された構成を有する。従って、ＤＭＡ動作の場合、プロ
セッサバス１１１を経由しないので、プロセッサバス１
１１の独立動作をＤＭＡ動作と同時に実行することがで
きる。又、プロセッサメインメモリアクセスの場合、シ
ステムバス１１３を経由しないので、システムバス１１
３の独立動作をプロセッサメインメモリアクセスと同時
に実行することができる。これにより、ＤＭＡ、プロセ
ッサメインメモリアクセスの場合にも、三種のバスの使
用効率を最大にすることができる。
図１のバスシステムでは、プロセッサバス１１１、メモ
リバス１１２及びシステムバス１１３の３種のバスが、
三叉路接続コントローラ１０３により、三叉路状に接続
された構成を有する。従って、ＤＭＡ動作の場合、プロ
セッサバス１１１を経由しないので、プロセッサバス１
１１の独立動作をＤＭＡ動作と同時に実行することがで
きる。又、プロセッサメインメモリアクセスの場合、シ
ステムバス１１３を経由しないので、システムバス１１
３の独立動作をプロセッサメインメモリアクセスと同時
に実行することができる。これにより、ＤＭＡ、プロセ
ッサメインメモリアクセスの場合にも、三種のバスの使
用効率を最大にすることができる。
【００２３】以下、図１に示した本発明の第１の実施例
のバスシステムと図２、図３に示した従来のバスシステ
ムの性能評価の一例について述べ、本発明の第一の実施
例の効果を定量的に説明する。
のバスシステムと図２、図３に示した従来のバスシステ
ムの性能評価の一例について述べ、本発明の第一の実施
例の効果を定量的に説明する。
【００２４】図１、図２、図３のバスシステムにおいて
、プロセッサバス１１１の最大データスループットを４
００メガバイト／秒、メモリバス１１２の最大データス
ループットを４００メガバイト／秒、システムバス１１
３の最大データスループットを２００メガバイト／秒と
する。又、プロセッサバス１１１におけるメインメモリ
アクセスの比率を４０％、システムバス１１３における
ＤＭＡの比率を７０％、バス接続コントローラ２０１及
び３０１の最大バス獲得比率を５０％とする。以上の条
件で、プロセッサバス１１１とシステムバス１１３が共
に最大データスループットで動作しようとした場合の各
バスシステムの性能評価は下記のとおりである。
、プロセッサバス１１１の最大データスループットを４
００メガバイト／秒、メモリバス１１２の最大データス
ループットを４００メガバイト／秒、システムバス１１
３の最大データスループットを２００メガバイト／秒と
する。又、プロセッサバス１１１におけるメインメモリ
アクセスの比率を４０％、システムバス１１３における
ＤＭＡの比率を７０％、バス接続コントローラ２０１及
び３０１の最大バス獲得比率を５０％とする。以上の条
件で、プロセッサバス１１１とシステムバス１１３が共
に最大データスループットで動作しようとした場合の各
バスシステムの性能評価は下記のとおりである。
【００２５】まず、図２の従来のバスシステムでは、シ
ステムバス１１３が最大スループットの２００メガバイ
ト／秒で動作しようとすると、その７０％である１４０
メガバイト／秒のＤＭＡの要求がバス接続コントローラ
２０１に送られる。バス接続コントローラ２０１は、プ
ロセッサバス１１１について、４００メガバイト／秒の
５０％である２００メガバイト／秒までバス獲得が可能
であるため、１４０メガバイト／秒のＤＭＡ要求全てを
獲得する。この結果、システムバス１１３は２００メガ
バイト／秒で動作できるが、プロセッサバス１１１はＤ
ＭＡ要求のため、実質的に（４００−１４０）＝２６０
メガバイト／秒でしか動作できない。このとき、プロセ
ッサメインメモリアクセスは、２６０メガバイト／秒の
４０％である１０４メガバイト／秒になる。従って、メ
モリバス１１２への要求は（１４０＋１０４）＝２５４
メガバイト／秒となり、メモリバス１１２はこの要求に
対応可能となる。以上をまとめると、図２の従来のバス
システムにおける３種のバスの使用効率は、プロセッサ
バス１１１が２６０／４００＝６５％、メモリバス１１
２が２５４／４００＝６３．５％、システムバス１１３
が２００／２００＝１００％となる。
ステムバス１１３が最大スループットの２００メガバイ
ト／秒で動作しようとすると、その７０％である１４０
メガバイト／秒のＤＭＡの要求がバス接続コントローラ
２０１に送られる。バス接続コントローラ２０１は、プ
ロセッサバス１１１について、４００メガバイト／秒の
５０％である２００メガバイト／秒までバス獲得が可能
であるため、１４０メガバイト／秒のＤＭＡ要求全てを
獲得する。この結果、システムバス１１３は２００メガ
バイト／秒で動作できるが、プロセッサバス１１１はＤ
ＭＡ要求のため、実質的に（４００−１４０）＝２６０
メガバイト／秒でしか動作できない。このとき、プロセ
ッサメインメモリアクセスは、２６０メガバイト／秒の
４０％である１０４メガバイト／秒になる。従って、メ
モリバス１１２への要求は（１４０＋１０４）＝２５４
メガバイト／秒となり、メモリバス１１２はこの要求に
対応可能となる。以上をまとめると、図２の従来のバス
システムにおける３種のバスの使用効率は、プロセッサ
バス１１１が２６０／４００＝６５％、メモリバス１１
２が２５４／４００＝６３．５％、システムバス１１３
が２００／２００＝１００％となる。
【００２６】次に、図３の従来のバスシステムでは、プ
ロセッサバス１１１が最大スループットの４００メガバ
イト／秒で動作しようとすると、その４０％の１６０メ
ガバイト／秒のメインメモリアクセス要求がバス接続コ
ントローラ３０１に送られる。バス接続コントローラ３
０１は、システムバス１１３について、２００メガバイ
ト／秒の５０％の１００メガバイト／秒までしかバスを
獲得できない。従って、プロセッサメインメモリアクセ
スは１００メガバイト／秒しか処理されず、その結果プ
ロセッサバス１１１は、１００メガバイト／秒が４０％
となる、２５０メガバイト／秒でしか動作できない。ま
たこのときシステムバス１１３は、実質的に（２００−
１００）＝１００メガバイト／秒で動作する。従って、
ＤＭＡ要求は１００メガバイト／秒の７０％である７０
メガバイト／秒になる。この結果、メモリバス１１２へ
の要求は（１００＋７０）＝１７０メガバイト／秒とな
り、メモリバス１１２はこの要求に対応可能である。以
上まとめると、図３の従来のバスシステムにおける３種
のバスの使用効率は、プロセッサバス１１１が２５０／
４００＝６２．５％、メモリバス１１２が１７０／４０
０＝４２．５％、システムバス１１３が１００／２００
＝５０％となる。
ロセッサバス１１１が最大スループットの４００メガバ
イト／秒で動作しようとすると、その４０％の１６０メ
ガバイト／秒のメインメモリアクセス要求がバス接続コ
ントローラ３０１に送られる。バス接続コントローラ３
０１は、システムバス１１３について、２００メガバイ
ト／秒の５０％の１００メガバイト／秒までしかバスを
獲得できない。従って、プロセッサメインメモリアクセ
スは１００メガバイト／秒しか処理されず、その結果プ
ロセッサバス１１１は、１００メガバイト／秒が４０％
となる、２５０メガバイト／秒でしか動作できない。ま
たこのときシステムバス１１３は、実質的に（２００−
１００）＝１００メガバイト／秒で動作する。従って、
ＤＭＡ要求は１００メガバイト／秒の７０％である７０
メガバイト／秒になる。この結果、メモリバス１１２へ
の要求は（１００＋７０）＝１７０メガバイト／秒とな
り、メモリバス１１２はこの要求に対応可能である。以
上まとめると、図３の従来のバスシステムにおける３種
のバスの使用効率は、プロセッサバス１１１が２５０／
４００＝６２．５％、メモリバス１１２が１７０／４０
０＝４２．５％、システムバス１１３が１００／２００
＝５０％となる。
【００２７】これに対し、本発明の第１の実施例である
図１のバスシステムにおいては、プロセッサバス１１１
が４００メガバイト／秒で動作しようとすると、その４
０％の１６０メガバイト／秒のメインメモリアクセス要
求が、三叉路接続コントローラ１０３に送られる。又、
システムバス１１３が２００メガバイト／秒で動作しよ
うとすると、その７０％の１４０メガバイトのＤＭＡ要
求が、それぞれ三叉路接続コントローラ１０３に送られ
る。三叉路接続コントローラ１０３はプロセッサメイン
メモリアクセス要求とＤＭＡ要求を合わせて、（１６０
＋１４０）＝３００メガバイト／秒の要求をメモリバス
１１２に送り、メモリバス１１２はこの要求に応じられ
る。従って、プロセッサバス１１１は４００メガバイト
／秒で、システムバス１１３は２００メガバイト／秒で
動作することができる。以上により、図１に示した本発
明の第１の実施例のバスシステムにおける三種のバスの
使用効率は、プロセッサバスが４００／４００＝１００
％、メモリバス１１２が３００／４００＝７５％、シス
テムバス１１３が２００／２００＝１００％となる。
図１のバスシステムにおいては、プロセッサバス１１１
が４００メガバイト／秒で動作しようとすると、その４
０％の１６０メガバイト／秒のメインメモリアクセス要
求が、三叉路接続コントローラ１０３に送られる。又、
システムバス１１３が２００メガバイト／秒で動作しよ
うとすると、その７０％の１４０メガバイトのＤＭＡ要
求が、それぞれ三叉路接続コントローラ１０３に送られ
る。三叉路接続コントローラ１０３はプロセッサメイン
メモリアクセス要求とＤＭＡ要求を合わせて、（１６０
＋１４０）＝３００メガバイト／秒の要求をメモリバス
１１２に送り、メモリバス１１２はこの要求に応じられ
る。従って、プロセッサバス１１１は４００メガバイト
／秒で、システムバス１１３は２００メガバイト／秒で
動作することができる。以上により、図１に示した本発
明の第１の実施例のバスシステムにおける三種のバスの
使用効率は、プロセッサバスが４００／４００＝１００
％、メモリバス１１２が３００／４００＝７５％、シス
テムバス１１３が２００／２００＝１００％となる。
【００２８】以上の結果を第１表に示した。表１に明ら
かなように、本発明による図１のバスシステムでは、三
種のバスの使用効率が最大になることが理解される。
かなように、本発明による図１のバスシステムでは、三
種のバスの使用効率が最大になることが理解される。
【００２９】☆
【表１】
図 １ 図 ２
図 ３ プロセッサバス１１１の使用効率
１００ ％ ６５ ％ ６２．５ ％
メモリバス１１２の使用効率 ７５
％ ６３．５ ％ ４２．５ ％ システムバス
１１３の使用効率 １００ ％ １００ ％
５０ ％★さて、本発明の具体的な構成を示
す実施例に先立ち、図７、図８を用いて本発明の第２、
第３の実施例であるバスシステムについて説明する。
図 １ 図 ２
図 ３ プロセッサバス１１１の使用効率
１００ ％ ６５ ％ ６２．５ ％
メモリバス１１２の使用効率 ７５
％ ６３．５ ％ ４２．５ ％ システムバス
１１３の使用効率 １００ ％ １００ ％
５０ ％★さて、本発明の具体的な構成を示
す実施例に先立ち、図７、図８を用いて本発明の第２、
第３の実施例であるバスシステムについて説明する。
【００３０】図７、図８において、７０１及び７０３は
個別のキャッシュメモリシステム（Ｃａｃｈｅ）を接続
できる単独構成型プロセッサ１〜Ｎ、８０１は個別のキ
ャッシュメモリシステムを接続できるＮ個のマルチ構成
型プロセッサである。７１１及び７１２は、各々単独構
成型プロセッサ７０１、７０３と四叉路接続コントロー
ラ７０５を接続するプロセッサバス、７０５はプロセッ
サバス７１１、７１２、メモリバス１１２及びシステム
バス１１３を接続する四叉路接続コントローラである。 又、７０２、７０４及び８０２は、各々プロセッサ７０
１、７０３及び８０１に個別に接続されるキャッシュメ
モリシステムである。なお、システムバス接続デバイス
１０５は、先の実施例と同様のＩ／Ｏデバイスである。
個別のキャッシュメモリシステム（Ｃａｃｈｅ）を接続
できる単独構成型プロセッサ１〜Ｎ、８０１は個別のキ
ャッシュメモリシステムを接続できるＮ個のマルチ構成
型プロセッサである。７１１及び７１２は、各々単独構
成型プロセッサ７０１、７０３と四叉路接続コントロー
ラ７０５を接続するプロセッサバス、７０５はプロセッ
サバス７１１、７１２、メモリバス１１２及びシステム
バス１１３を接続する四叉路接続コントローラである。 又、７０２、７０４及び８０２は、各々プロセッサ７０
１、７０３及び８０１に個別に接続されるキャッシュメ
モリシステムである。なお、システムバス接続デバイス
１０５は、先の実施例と同様のＩ／Ｏデバイスである。
【００３１】図７に示す本発明の第２の実施例において
、２本のプロセッサバス７１１、７１２、メモリバス１
１２及びシステムバス１１３の三種４本のバスが、四叉
路接続コントローラ７０５によって、四叉路状に接続さ
れている。プロセッサ７０１及び７０３は個別のキャッ
シュメモリシステム７０２及び７０４を接続できる単独
構成型プロセッサである。このため、プロセッサ７０１
及び７０３は、各々の個別キャッシュメモリ７０２及び
７０４へは、プロセッサバスを介さずに直接アクセスす
ることができるが、プロセッサバスを共有することはで
きない。
、２本のプロセッサバス７１１、７１２、メモリバス１
１２及びシステムバス１１３の三種４本のバスが、四叉
路接続コントローラ７０５によって、四叉路状に接続さ
れている。プロセッサ７０１及び７０３は個別のキャッ
シュメモリシステム７０２及び７０４を接続できる単独
構成型プロセッサである。このため、プロセッサ７０１
及び７０３は、各々の個別キャッシュメモリ７０２及び
７０４へは、プロセッサバスを介さずに直接アクセスす
ることができるが、プロセッサバスを共有することはで
きない。
【００３２】図７において、四叉路接続コントローラ７
０５は、三種４本のバスの接続制御を行うことにより、
プロセッサ７０１、７０３間の通信を、ＤＭＡと並行し
て行ったり、あるいはプロセッサ７０１によるメインメ
モリアクセスと、プロセッサ７０２によるシステムバス
アクセスを並行して行う等の動作を可能としている。こ
れにより、本実施例においても先の実施例同様、三種４
本のバスの使用効率を最大にすることができる。
０５は、三種４本のバスの接続制御を行うことにより、
プロセッサ７０１、７０３間の通信を、ＤＭＡと並行し
て行ったり、あるいはプロセッサ７０１によるメインメ
モリアクセスと、プロセッサ７０２によるシステムバス
アクセスを並行して行う等の動作を可能としている。こ
れにより、本実施例においても先の実施例同様、三種４
本のバスの使用効率を最大にすることができる。
【００３３】図８は、図１に示した第１の実施例同様、
プロセッサバス１１１、メモリバス１１２及びシステム
バス１１３の三種のバスが、三叉路接続コントローラ１
０３により、三叉路上に接続された構成を有する。プロ
セッサ８０１は個別のキャッシュメモリシステム（ｃａ
ｃｈｅ）を接続できるマルチ構成型プロセッサである。 このため、プロセッサ８０１の各々は、個別キャッシュ
メモリ８０２へはプロセッサバスを介さずにアクセスで
き、又、プロセッサバス１１１を共有することができる
。更に、図８の本発明の第３の実施例のバスシステムで
は、図１と同様に、ＤＭＡとプロセッサバス１１１の独
立動作を並行して行う、あるいはプロセッサバス１１１
からのメインメモリアクセスとシステムバス１１３の動
作を並行して行う等の動作が可能であり、これにより第
１の実施例と同様に三種３本のバスの使用効率を最大に
することができる。
プロセッサバス１１１、メモリバス１１２及びシステム
バス１１３の三種のバスが、三叉路接続コントローラ１
０３により、三叉路上に接続された構成を有する。プロ
セッサ８０１は個別のキャッシュメモリシステム（ｃａ
ｃｈｅ）を接続できるマルチ構成型プロセッサである。 このため、プロセッサ８０１の各々は、個別キャッシュ
メモリ８０２へはプロセッサバスを介さずにアクセスで
き、又、プロセッサバス１１１を共有することができる
。更に、図８の本発明の第３の実施例のバスシステムで
は、図１と同様に、ＤＭＡとプロセッサバス１１１の独
立動作を並行して行う、あるいはプロセッサバス１１１
からのメインメモリアクセスとシステムバス１１３の動
作を並行して行う等の動作が可能であり、これにより第
１の実施例と同様に三種３本のバスの使用効率を最大に
することができる。
【００３４】続いて上述した本発明の実施例の要部の具
体的実施例を図４、図５、図６を用いて詳述する。特に
図１、図７に示した第一、第三の実施例の三叉路接続コ
ントローラ１０３の詳細構成を説明するが、図７に示し
た四叉路接続コントローラ７０５についても同様に構成
できる。
体的実施例を図４、図５、図６を用いて詳述する。特に
図１、図７に示した第一、第三の実施例の三叉路接続コ
ントローラ１０３の詳細構成を説明するが、図７に示し
た四叉路接続コントローラ７０５についても同様に構成
できる。
【００３５】さて、図４は三叉路接続コントローラ１０
３の２個の集積回路による構成図を示している。図４に
おいて、三叉路接続コントローラ１０３には、プロセッ
サバス１１１、メモリバス１１２、システムバス１１３
が接続されている。これらのバスは、各々、アドレスバ
ス４１１、４１４、４１７、制御バス４１２、４１５、
４１８、データバス４１３、４１６、４１９によって構
成される。本実施例において、三叉路接続コントローラ
１０３は２個の集積回路、すなわちバス・メモリ接続コ
ントローラ４０１、データパススイッチ４０２によって
構成される。但し、三叉路接続コントローラ１０３は、
１個あるいは３個以上の集積回路によって構成すること
もできる。
３の２個の集積回路による構成図を示している。図４に
おいて、三叉路接続コントローラ１０３には、プロセッ
サバス１１１、メモリバス１１２、システムバス１１３
が接続されている。これらのバスは、各々、アドレスバ
ス４１１、４１４、４１７、制御バス４１２、４１５、
４１８、データバス４１３、４１６、４１９によって構
成される。本実施例において、三叉路接続コントローラ
１０３は２個の集積回路、すなわちバス・メモリ接続コ
ントローラ４０１、データパススイッチ４０２によって
構成される。但し、三叉路接続コントローラ１０３は、
１個あるいは３個以上の集積回路によって構成すること
もできる。
【００３６】データパススイッチ４０２は、プロセッサ
データバス４１３、メモリデータバス４１６、システム
データバス４１９の３種のデータバスを三叉路状に接続
する。そして、バス・メモリ接続コントローラ４０１か
ら出力されるデータパス制御信号４２０に従って、３種
のデータバス４１３、４１６、４１９の接続、切離し、
及びデータ入出力方向の制御を行う。一方、バス・メモ
リ接続コントローラ４０１は、プロセッサアドレスバス
４１１、プロセッサ制御バス４１２、システムアドレス
バス４１７、システム制御バス４１８が接続される。そ
して、プロセッサバス１１１とシステムバス１１３の状
態を監視する。又、メモリアドレスバス４１４、メモリ
制御バス４１５、及びデータパス制御信号４１２を出力
して、メインメモリ１０４及びデータパススイッチ４０
２を制御する。データパス制御信号４１２については後
で詳述する。
データバス４１３、メモリデータバス４１６、システム
データバス４１９の３種のデータバスを三叉路状に接続
する。そして、バス・メモリ接続コントローラ４０１か
ら出力されるデータパス制御信号４２０に従って、３種
のデータバス４１３、４１６、４１９の接続、切離し、
及びデータ入出力方向の制御を行う。一方、バス・メモ
リ接続コントローラ４０１は、プロセッサアドレスバス
４１１、プロセッサ制御バス４１２、システムアドレス
バス４１７、システム制御バス４１８が接続される。そ
して、プロセッサバス１１１とシステムバス１１３の状
態を監視する。又、メモリアドレスバス４１４、メモリ
制御バス４１５、及びデータパス制御信号４１２を出力
して、メインメモリ１０４及びデータパススイッチ４０
２を制御する。データパス制御信号４１２については後
で詳述する。
【００３７】バス・メモリ接続コントローラ４０１は、
プロセッサバス１１１からプロセッサメインメモリアク
セスが要求された場合、プロセッサバス１１１とメモリ
バス１１２を連動動作させて、システムバス１１３を独
立動作させる。更に、システムバス１１３からＤＭＡが
要求された場合、システムバス１１３とメモリバス１１
２を連動動作させて、プロセッサバス１１１を独立動作
させる。又、プロセッサバス１１１からシステムバス１
１３へのアクセス要求、あるいはシステムバス１１３か
らプロセッサバス１１１へのアクセス要求があった場合
は、プロセッサバス１１１とシステムバス１１３を連動
動作させる。又、更にプロセッサバス１１１からの要求
とシステムバス１１３からの要求が競合する場合、例え
ば、両方から同時にメモリアクセス要求があった場合な
どには、いずれか一方のバスに対してウェイト動作を行
う等の調停制御を行う機能を持つ。
プロセッサバス１１１からプロセッサメインメモリアク
セスが要求された場合、プロセッサバス１１１とメモリ
バス１１２を連動動作させて、システムバス１１３を独
立動作させる。更に、システムバス１１３からＤＭＡが
要求された場合、システムバス１１３とメモリバス１１
２を連動動作させて、プロセッサバス１１１を独立動作
させる。又、プロセッサバス１１１からシステムバス１
１３へのアクセス要求、あるいはシステムバス１１３か
らプロセッサバス１１１へのアクセス要求があった場合
は、プロセッサバス１１１とシステムバス１１３を連動
動作させる。又、更にプロセッサバス１１１からの要求
とシステムバス１１３からの要求が競合する場合、例え
ば、両方から同時にメモリアクセス要求があった場合な
どには、いずれか一方のバスに対してウェイト動作を行
う等の調停制御を行う機能を持つ。
【００３８】図５は、図４中のデータパススイッチ４０
２の一実施例の内部構成を示す図である。図５において
、５０７、５０８、５０９は各々プロセッサデータバス
４１３、メモリデータバス４１６、システムデータバス
４１９に接続するデータ入出力ドライバ、５０１、５０
２、５０３はデータラッチ回路（Ｌａｔｃｈ）、５０４
、５０５、５０６はデータセレクタ（Ｓｅｌｅｃｔｏｒ
）である。デコーダ回路５１０は、バス・メモリ接続コ
ントローラ４０１が出力するデータパス制御信号４２０
をデコードして、入出力バッファ５０７、５０８、５０
９の出力イネーブル信号（Ｅｎａｂｌｅ）５１１、５１
２、５１３と、データセレクタ５０４、５０５、５０６
のセレクト信号（Ｓｅｌｅｃｔ）５１４、５１５、５１
６を生成する。
２の一実施例の内部構成を示す図である。図５において
、５０７、５０８、５０９は各々プロセッサデータバス
４１３、メモリデータバス４１６、システムデータバス
４１９に接続するデータ入出力ドライバ、５０１、５０
２、５０３はデータラッチ回路（Ｌａｔｃｈ）、５０４
、５０５、５０６はデータセレクタ（Ｓｅｌｅｃｔｏｒ
）である。デコーダ回路５１０は、バス・メモリ接続コ
ントローラ４０１が出力するデータパス制御信号４２０
をデコードして、入出力バッファ５０７、５０８、５０
９の出力イネーブル信号（Ｅｎａｂｌｅ）５１１、５１
２、５１３と、データセレクタ５０４、５０５、５０６
のセレクト信号（Ｓｅｌｅｃｔ）５１４、５１５、５１
６を生成する。
【００３９】データラッチ５０１、５０２、５０３には
各々プロセッサデータバス４１３、メモリデータバス４
１６、システムデータバス４１９からの入力データがラ
ッチされる。セレクタ５０４、５０５、５０６は各々プ
ロセッサデータバス４１３、メモリデータバス４１６、
システムデータバス４１９への出力データを、他の２種
のデータバスからの入力データから選択する。これによ
り、３種のデータバスのうち任意の１種からの入力デー
タを他の２種のデータバスの両方に出力する、あるいは
一方にのみデータ出力して他の一方には出力しないとい
う制御が行うことができる。従って、データパス制御信
号４２０によって、３種のデータバス全ての連動動作、
あるいは３種のうち任意の２種の連動動作と他の１種の
独立動作を行うことができる。
各々プロセッサデータバス４１３、メモリデータバス４
１６、システムデータバス４１９からの入力データがラ
ッチされる。セレクタ５０４、５０５、５０６は各々プ
ロセッサデータバス４１３、メモリデータバス４１６、
システムデータバス４１９への出力データを、他の２種
のデータバスからの入力データから選択する。これによ
り、３種のデータバスのうち任意の１種からの入力デー
タを他の２種のデータバスの両方に出力する、あるいは
一方にのみデータ出力して他の一方には出力しないとい
う制御が行うことができる。従って、データパス制御信
号４２０によって、３種のデータバス全ての連動動作、
あるいは３種のうち任意の２種の連動動作と他の１種の
独立動作を行うことができる。
【００４０】図６は、図４中のバス・メモリ接続コント
ローラ４０１の内部構成の一実施例を示す図である。図
６において、６０１、６０２、６０３、６０４は入出力
ドライバ、６０５、６０６、６０７、６０８はラッチ回
路（Ｌａｔｃｈ）である。又、６０９、６１０はデコー
ダ回路、６１１、６１２はエンコーダ回路、６１３は論
理演算器であるシーケンサ、６１４はデコーダ回路であ
る。 又、６１５はセレクタ、６１６はメモリ制御信号生成部
、６１７はデータパス制御信号生成部である。
ローラ４０１の内部構成の一実施例を示す図である。図
６において、６０１、６０２、６０３、６０４は入出力
ドライバ、６０５、６０６、６０７、６０８はラッチ回
路（Ｌａｔｃｈ）である。又、６０９、６１０はデコー
ダ回路、６１１、６１２はエンコーダ回路、６１３は論
理演算器であるシーケンサ、６１４はデコーダ回路であ
る。 又、６１５はセレクタ、６１６はメモリ制御信号生成部
、６１７はデータパス制御信号生成部である。
【００４１】プロセッサアドレスバス４１１、プロセッ
サ制御バス４１２、システムアドレスバス４１７、シス
テム制御バス４１８からの入力信号は、各々入出力ドラ
イバ６０１、６０２、６０３、６０４を介して、ラッチ
回路６０５、６０７、６０６、６０８にラッチされる。 ２種のアドレスバスから入力され、ラッチ回路６０５、
６０６にラッチされたアドレスは、各々デコーダ回路６
０９、６１０にてデコードされる。デコード結果は、２
種の制御バス４１２、４１８からの信号入力であるラッ
チ回路６０７、６０８のデータと合わせて、各々エンコ
ーダ回路６１１及び６１２によって、プロセッサバス１
１１とシステムバス１１３の状態を示す信号にエンコー
ドされる。これにより、バス・メモリ接続コントローラ
４０１は、プロセッサバス１１１及びシステムバス１１
３の状態を監視することができる。
サ制御バス４１２、システムアドレスバス４１７、シス
テム制御バス４１８からの入力信号は、各々入出力ドラ
イバ６０１、６０２、６０３、６０４を介して、ラッチ
回路６０５、６０７、６０６、６０８にラッチされる。 ２種のアドレスバスから入力され、ラッチ回路６０５、
６０６にラッチされたアドレスは、各々デコーダ回路６
０９、６１０にてデコードされる。デコード結果は、２
種の制御バス４１２、４１８からの信号入力であるラッ
チ回路６０７、６０８のデータと合わせて、各々エンコ
ーダ回路６１１及び６１２によって、プロセッサバス１
１１とシステムバス１１３の状態を示す信号にエンコー
ドされる。これにより、バス・メモリ接続コントローラ
４０１は、プロセッサバス１１１及びシステムバス１１
３の状態を監視することができる。
【００４２】エンコーダ回路６１１、６１２によりエン
コードされたプロセッサバス１１１及びシステムバス１
１３の状態信号は、論理演算器であるシーケンサ６１３
に入力される。シーケンサ６１３は、２種のバス１１１
、１１３の状態信号から、各々のバスへの対応、及びメ
モリバス１１２の動作を算出し、コード情報として出力
する。シーケンサ６１３は、汎用のマイクロプロセッサ
や、専用のハード構成で構成される。
コードされたプロセッサバス１１１及びシステムバス１
１３の状態信号は、論理演算器であるシーケンサ６１３
に入力される。シーケンサ６１３は、２種のバス１１１
、１１３の状態信号から、各々のバスへの対応、及びメ
モリバス１１２の動作を算出し、コード情報として出力
する。シーケンサ６１３は、汎用のマイクロプロセッサ
や、専用のハード構成で構成される。
【００４３】シーケンサ６１３から出力されたコード情
報はデコーダ回路６１４によりデコードされ、入出力ド
ライバ６０１、６０２、６０３、６０４の出力イネーブ
ル信号６１８、６１９、６２０、６２１、セレクタ回路
６１５のセレクト信号６２２、メモリ制御信号生成部６
１６、データパス制御信号生成部６１７へのメモリ制御
コード６２３、及びデータパス制御コード６２４、及び
入出力ドライバ６０２、６０４をそれぞれ介したプロセ
ッサ制御バス４１２、システム制御バス４１８への制御
出力信号６２５、６２６として出力される。
報はデコーダ回路６１４によりデコードされ、入出力ド
ライバ６０１、６０２、６０３、６０４の出力イネーブ
ル信号６１８、６１９、６２０、６２１、セレクタ回路
６１５のセレクト信号６２２、メモリ制御信号生成部６
１６、データパス制御信号生成部６１７へのメモリ制御
コード６２３、及びデータパス制御コード６２４、及び
入出力ドライバ６０２、６０４をそれぞれ介したプロセ
ッサ制御バス４１２、システム制御バス４１８への制御
出力信号６２５、６２６として出力される。
【００４４】入出力ドライバ６０１は、システムバス１
１３からプロセッサバス１１１へのアクセスが生じた場
合に、システムアドレスバス４１７からの入出力アドレ
スをプロセッサアドレスバス４１１に出力する。又、入
出力ドライバ６０２は、プロセッサ制御バス４１２に、
プロセッサバス１１１の仕様で定められた制御出力信号
６２５を出力する。一方、入出力ドライバ６０３は、プ
ロセッサバス１１１からシステムバス１１３へのアクセ
スが生じた場合に、プロセッサアドレスバス４１１から
の入出力アドレスをシステムアドレスバス４１７に出力
する。又、入出力ドライバ６０４は、システム制御バス
４１８に、システムバス１１３の仕様で定められた制御
出力信号６２６を出力する。
１３からプロセッサバス１１１へのアクセスが生じた場
合に、システムアドレスバス４１７からの入出力アドレ
スをプロセッサアドレスバス４１１に出力する。又、入
出力ドライバ６０２は、プロセッサ制御バス４１２に、
プロセッサバス１１１の仕様で定められた制御出力信号
６２５を出力する。一方、入出力ドライバ６０３は、プ
ロセッサバス１１１からシステムバス１１３へのアクセ
スが生じた場合に、プロセッサアドレスバス４１１から
の入出力アドレスをシステムアドレスバス４１７に出力
する。又、入出力ドライバ６０４は、システム制御バス
４１８に、システムバス１１３の仕様で定められた制御
出力信号６２６を出力する。
【００４５】セレクタ回路６１５は、プロセッサアドレ
スバス４１１とシステムアドレスバス４１７からアドレ
スが入力され、メモリバス１１２へのアクセスが生じた
場合に、いずれか一方を選択してメモリアドレスバス４
１４に出力する。メモリ制御信号生成部６１６は、コー
ド変換回路として機能し、デコーダ回路６１４が出力す
るメモリ制御コード６２３をメモリバス１１２の仕様で
定められたメモリ制御信号に変換してメモリ制御バス４
１５に出力する。データパス制御信号生成部６１７もコ
ード変換回路として機能し、デコーダ回路６１４が出力
するデータパス制御コード６２４を、データパススイッ
チ４０２に対するデータパス制御信号４２０に変換して
出力する。
スバス４１１とシステムアドレスバス４１７からアドレ
スが入力され、メモリバス１１２へのアクセスが生じた
場合に、いずれか一方を選択してメモリアドレスバス４
１４に出力する。メモリ制御信号生成部６１６は、コー
ド変換回路として機能し、デコーダ回路６１４が出力す
るメモリ制御コード６２３をメモリバス１１２の仕様で
定められたメモリ制御信号に変換してメモリ制御バス４
１５に出力する。データパス制御信号生成部６１７もコ
ード変換回路として機能し、デコーダ回路６１４が出力
するデータパス制御コード６２４を、データパススイッ
チ４０２に対するデータパス制御信号４２０に変換して
出力する。
【００４６】以上詳述した三叉路接続コントローラ１０
３内のバス・メモリ接続コントローラ４０１は３種のバ
スの接続、切離し、ウェイト等の制御を行うことができ
る。
３内のバス・メモリ接続コントローラ４０１は３種のバ
スの接続、切離し、ウェイト等の制御を行うことができ
る。
【００４７】引き続き、上述した三叉路接続コントロー
ラ１０３内の各種データ、信号についての一実施例を図
９〜図１９を用いて詳述する。
ラ１０３内の各種データ、信号についての一実施例を図
９〜図１９を用いて詳述する。
【００４８】図９には、バス・メモリ接続コントローラ
４０１からデータパススイッチ４０２へ出力されるデー
タパス制御信号４２０と、それに対応してデコーダ５１
０でデコードされた入出力ドライバ５０７、５０８、５
０９のエネーブル信号５１１、５１２、５１３、データ
セレクタ５０４、５０５、５０６のセレクト信号５１４
、５１５、５１６との関係の一例を示している。同図中
、最上段のマスタ（ｍａｓｔｅｒ）、スレーブ（Ｓｌａ
ｖｅ）、リード／ライト（Ｒｅａｄ／Ｗｒｅｔｅ）の各
欄は、データ転送のマスタ・スレーブ、及びそのデータ
転送がマスタからスレーブに対するリード転送かライト
転送かを意味している。最上段の残りの部分には、図５
中の上述の信号５１１〜５１６に対応する信号名を記載
した。最上段の最右欄のＤＴ−ＣＮＴがデータパス制御
信号４２０である。このデータパス制御信号（ＤＴ−Ｃ
ＮＴ）４２０は本実施例では３ビットで表わされる。何
も転送を行わないアイドル状態（Ｉｄｅｌ）では、ＤＴ
−ＣＮＴ４２０は０（“０００”）である。
４０１からデータパススイッチ４０２へ出力されるデー
タパス制御信号４２０と、それに対応してデコーダ５１
０でデコードされた入出力ドライバ５０７、５０８、５
０９のエネーブル信号５１１、５１２、５１３、データ
セレクタ５０４、５０５、５０６のセレクト信号５１４
、５１５、５１６との関係の一例を示している。同図中
、最上段のマスタ（ｍａｓｔｅｒ）、スレーブ（Ｓｌａ
ｖｅ）、リード／ライト（Ｒｅａｄ／Ｗｒｅｔｅ）の各
欄は、データ転送のマスタ・スレーブ、及びそのデータ
転送がマスタからスレーブに対するリード転送かライト
転送かを意味している。最上段の残りの部分には、図５
中の上述の信号５１１〜５１６に対応する信号名を記載
した。最上段の最右欄のＤＴ−ＣＮＴがデータパス制御
信号４２０である。このデータパス制御信号（ＤＴ−Ｃ
ＮＴ）４２０は本実施例では３ビットで表わされる。何
も転送を行わないアイドル状態（Ｉｄｅｌ）では、ＤＴ
−ＣＮＴ４２０は０（“０００”）である。
【００４９】それぞれのエネーブル信号（ＤＩＲ−Ｐ，
ＤＩＲ−Ｍ，ＤＩＲ−Ｓ）５１１、５１２、５１３は、
入出力ドライバ５０７、５０８、５０９のそれぞれが入
力のとき“０”、出力のとき“１”である。セレクト信
号（ＳＥＬ−Ｐ）５１４は、セレクタ５０４がメモリバ
ス１１２側を選択するとき“０”、システムバス１１３
側を選択するとき“１”である。又、セレクト信号（Ｓ
ＥＬ−Ｍ）５１５は、セレクタ５０５がプロセッサバス
１１１側を選択するとき“０”、システムバス１１３側
を選択するとき“１”である。更に、セレクト信号（Ｓ
ＥＬ−Ｓ）５１６は、セレクタ５０６がプロセッサバス
１１１側を選択するとき“０”、メモリバス１１２側を
選択するとき“１”である。本図により、データパスス
イッチ４０２のデコーダ５１０に入力されるＤＴ−ＣＮ
Ｔ４２０により、データパススイッチ４０２内のセレク
タ５０４〜５０６、入出力ドライバ５０７〜５０９の制
御をそれぞれ実行でき、三種のバスの接続方向制御が可
能となる。
ＤＩＲ−Ｍ，ＤＩＲ−Ｓ）５１１、５１２、５１３は、
入出力ドライバ５０７、５０８、５０９のそれぞれが入
力のとき“０”、出力のとき“１”である。セレクト信
号（ＳＥＬ−Ｐ）５１４は、セレクタ５０４がメモリバ
ス１１２側を選択するとき“０”、システムバス１１３
側を選択するとき“１”である。又、セレクト信号（Ｓ
ＥＬ−Ｍ）５１５は、セレクタ５０５がプロセッサバス
１１１側を選択するとき“０”、システムバス１１３側
を選択するとき“１”である。更に、セレクト信号（Ｓ
ＥＬ−Ｓ）５１６は、セレクタ５０６がプロセッサバス
１１１側を選択するとき“０”、メモリバス１１２側を
選択するとき“１”である。本図により、データパスス
イッチ４０２のデコーダ５１０に入力されるＤＴ−ＣＮ
Ｔ４２０により、データパススイッチ４０２内のセレク
タ５０４〜５０６、入出力ドライバ５０７〜５０９の制
御をそれぞれ実行でき、三種のバスの接続方向制御が可
能となる。
【００５０】次に、本発明における三叉路接続コントロ
ーラ１０３の動作を図４の三叉路接続コントローラ１０
３に接続されるバスを詳細化した図１９の構成図と図１
７、図１８のタイミングチャートを用いて説明する。
ーラ１０３の動作を図４の三叉路接続コントローラ１０
３に接続されるバスを詳細化した図１９の構成図と図１
７、図１８のタイミングチャートを用いて説明する。
【００５１】これらの図において、図１、図４と同一の
符号は同一物を意味している。１９１０、１９１１はそ
れぞれ先のシステムバス接続デバイス１０５に対応する
ＤＭＡマスタＩ／Ｏデバイス、スレーブＩ／Ｏデバイス
を示す。図１９中で、アクノレッジ信号（ＡＣＫ）１９
０２はプロセッサ１０１への応答信号であり、リード時
はデータの確定を、ライト時はデータの取り込みを示す
。
符号は同一物を意味している。１９１０、１９１１はそ
れぞれ先のシステムバス接続デバイス１０５に対応する
ＤＭＡマスタＩ／Ｏデバイス、スレーブＩ／Ｏデバイス
を示す。図１９中で、アクノレッジ信号（ＡＣＫ）１９
０２はプロセッサ１０１への応答信号であり、リード時
はデータの確定を、ライト時はデータの取り込みを示す
。
【００５２】ロウアドレスストローブ信号（ＲＡＳ）１
９０３、カラムアドレスストローブ信号（ＣＡＳ）１９
０４、ライトイネーブル信号（ＷＥ）１９０５はそれぞ
れメインメモリ１０４のメモリ制御バス４１５に送られ
るメモリコントロール信号の一部である。アドレス選択
信号（ＡＤ−ＭＰＸ）はバス・メモリ接続コントローラ
４０１の内部信号であり、本信号がハイのときロウアド
レスを、ローのときカラムアドレスを出力するものであ
る。システムバスグランド信号（Ｓ−ＧＮＴ）１９０６
は、システムバス接続デバイス１０５であり、ＤＭＡマ
スタになりうるＩ／Ｏデバイス１９１０にシステムバス
１１３を使用許可を与え、ＤＭＡマスタになることを可
能にするものである。アドレス／データストローブ信号
（Ｓ−ＳＴＢ）１９０７はシステムバスマスタが出力す
るもので、ＤＭＡアクセスのときはＤＭＡマスタＩ／Ｏ
デバイス１９１０が出力し、プロセッサＩ／Ｏアクセス
のときは、バス・メモリ接続コントローラ４０１が出力
し、リード時はアドレスの、ライト時はアドレスとデー
タ両方のそれぞれの確定期間出力される。システムバス
スレーブ応答信号（Ｓ−ＡＣＫ）１９０８は、システム
バススレーブの応答信号であり、ＤＭＡアクセスの時は
、バス・メモリ接続コントローラ４０１が出力し、プロ
セッサシステムバスＩ／Ｏアクセスの時はスレーブＩ／
Ｏデバイス１９１１が出力する。リード時はデータの確
定と、ライト時はデータの取り込みを示す。Ｓ−ＧＮＴ
１９０６、Ｓ−ＳＴＢ１９０７、Ｓ−ＡＣＫ１９０８、
及びリード／ライトの別を示す信号（Ｓ−ＲＥＡＤ）１
９０９とはシステム制御バス４１８に送られる制御出力
信号６２６に属する。システムバスアドレス（Ｓ−ＡＤ
Ｄ）はシステムアドレスバス４１７に送られる。 なお、システムバスリード／ライト信号（Ｓ−ＲＥＡＤ
）はハイ（Ｈ）のときリードを示す。
９０３、カラムアドレスストローブ信号（ＣＡＳ）１９
０４、ライトイネーブル信号（ＷＥ）１９０５はそれぞ
れメインメモリ１０４のメモリ制御バス４１５に送られ
るメモリコントロール信号の一部である。アドレス選択
信号（ＡＤ−ＭＰＸ）はバス・メモリ接続コントローラ
４０１の内部信号であり、本信号がハイのときロウアド
レスを、ローのときカラムアドレスを出力するものであ
る。システムバスグランド信号（Ｓ−ＧＮＴ）１９０６
は、システムバス接続デバイス１０５であり、ＤＭＡマ
スタになりうるＩ／Ｏデバイス１９１０にシステムバス
１１３を使用許可を与え、ＤＭＡマスタになることを可
能にするものである。アドレス／データストローブ信号
（Ｓ−ＳＴＢ）１９０７はシステムバスマスタが出力す
るもので、ＤＭＡアクセスのときはＤＭＡマスタＩ／Ｏ
デバイス１９１０が出力し、プロセッサＩ／Ｏアクセス
のときは、バス・メモリ接続コントローラ４０１が出力
し、リード時はアドレスの、ライト時はアドレスとデー
タ両方のそれぞれの確定期間出力される。システムバス
スレーブ応答信号（Ｓ−ＡＣＫ）１９０８は、システム
バススレーブの応答信号であり、ＤＭＡアクセスの時は
、バス・メモリ接続コントローラ４０１が出力し、プロ
セッサシステムバスＩ／Ｏアクセスの時はスレーブＩ／
Ｏデバイス１９１１が出力する。リード時はデータの確
定と、ライト時はデータの取り込みを示す。Ｓ−ＧＮＴ
１９０６、Ｓ−ＳＴＢ１９０７、Ｓ−ＡＣＫ１９０８、
及びリード／ライトの別を示す信号（Ｓ−ＲＥＡＤ）１
９０９とはシステム制御バス４１８に送られる制御出力
信号６２６に属する。システムバスアドレス（Ｓ−ＡＤ
Ｄ）はシステムアドレスバス４１７に送られる。 なお、システムバスリード／ライト信号（Ｓ−ＲＥＡＤ
）はハイ（Ｈ）のときリードを示す。
【００５３】図１６はバスメモリ接続コントローラ４０
１のシーケンサ６１３の状態遷移の一実施例を示す図で
ある。又、図１０〜図１５は図１６に示した各転送種の
それぞれの状態遷移の複数のステップで出力する信号を
示す図であり、それぞれプロセッサメインメモリリード
、プロセッサメインメモリライト、プロセッサシステム
バスデバイスリード、プロセッサシステムバスデバイス
ライト、ＤＭＡリード、ＤＭＡライトに対応する。 “○”印が信号のアサートを示し、Ｓ−ＲＥＡＤ１９０
９の“Ｈ”，“Ｌ”はそれぞれ信号値ハイ、ローを出力
する意味である。又、信号名の上部に記載されたバーは
信号が負論理であることを意味する。
１のシーケンサ６１３の状態遷移の一実施例を示す図で
ある。又、図１０〜図１５は図１６に示した各転送種の
それぞれの状態遷移の複数のステップで出力する信号を
示す図であり、それぞれプロセッサメインメモリリード
、プロセッサメインメモリライト、プロセッサシステム
バスデバイスリード、プロセッサシステムバスデバイス
ライト、ＤＭＡリード、ＤＭＡライトに対応する。 “○”印が信号のアサートを示し、Ｓ−ＲＥＡＤ１９０
９の“Ｈ”，“Ｌ”はそれぞれ信号値ハイ、ローを出力
する意味である。又、信号名の上部に記載されたバーは
信号が負論理であることを意味する。
【００５４】図１６において、図１２に対応するプロセ
ッサシステムバスデバイス・リードのステップＳ２では
、システムバススレーブのデータ確定待ちが行われる。 図１３に対応するプロセッサシステムバスデバイスライ
トのステップＳ３では、ライト応答待ちが行われる。図
１４に対応するＤＭＡリードのステップＳ１では、Ｓ−
ＳＴＢ受信待ちが行われ、Ｓ−ＳＴＢを受けたときのリ
ード／ライト判定に従って次のステップＳ２への遷移先
が定まる。又、ＤＭＡリードのステップＳ８、ＤＭＡラ
イトのＳ５では、ＤＭＡマスタのＳ−ＳＴＢのネゲート
待ちが行われる。
ッサシステムバスデバイス・リードのステップＳ２では
、システムバススレーブのデータ確定待ちが行われる。 図１３に対応するプロセッサシステムバスデバイスライ
トのステップＳ３では、ライト応答待ちが行われる。図
１４に対応するＤＭＡリードのステップＳ１では、Ｓ−
ＳＴＢ受信待ちが行われ、Ｓ−ＳＴＢを受けたときのリ
ード／ライト判定に従って次のステップＳ２への遷移先
が定まる。又、ＤＭＡリードのステップＳ８、ＤＭＡラ
イトのＳ５では、ＤＭＡマスタのＳ−ＳＴＢのネゲート
待ちが行われる。
【００５５】図９〜図１６により規定される転送のタイ
ムチャートである図１７、図１８のタイムチャート中に
（ ）で示したものは、各々の信号の出力元である。
ムチャートである図１７、図１８のタイムチャート中に
（ ）で示したものは、各々の信号の出力元である。
【００５６】すなわち、（ＢＭＣＣ）はバスメモリ接続
コントローラ４０１が出力することを、又（Ｉ／Ｏ）は
ＤＭＡマスタＩ／Ｏデバイス１９１０、又はプロセッサ
システムバスＩ／Ｏアクセスのスレーブとなったスレー
ブＩ／Ｏデバイス１９１１をそれぞれ示す。
コントローラ４０１が出力することを、又（Ｉ／Ｏ）は
ＤＭＡマスタＩ／Ｏデバイス１９１０、又はプロセッサ
システムバスＩ／Ｏアクセスのスレーブとなったスレー
ブＩ／Ｏデバイス１９１１をそれぞれ示す。
【００５７】さて、図５に示すデータパススイッチ４０
２のラッチ回路５０１、５０２、５０３はエッジトリガ
フリップフロップにより構成され、図１７、図１８に示
すクロック（ＣＬＫ）の立ち上がりでラッチされる。ス
タート信号（ＳＴＡＲＴ）１９０１はプロセッサ１の出
力する転送起動信号であり、これが出力されているクロ
ック（ＣＬＫ）の立ち上がりでアドレスをラッチして使
用する。その他では、Ｍ−ＡＤＤはメモリアドレスバス
４１４に送られるメモリアドレスを示す。又、Ｐ−Ｄａ
ｔａ，Ｍ−ｄａｔａ，Ｓ−ｄａｔａはそれぞれプロセッ
サデータバス４１３、メモリデータバス４１６、システ
ムデータバス４１９に送られたデータを、示す。更に、
Ｐ−Ｌａｔｃｈ，Ｍ−Ｌａｔｃｈ，Ｓ−Ｌａｔｃｈはそ
れぞれラッチ５０１、５０２、５０３にラッチされたデ
ータを示す。
２のラッチ回路５０１、５０２、５０３はエッジトリガ
フリップフロップにより構成され、図１７、図１８に示
すクロック（ＣＬＫ）の立ち上がりでラッチされる。ス
タート信号（ＳＴＡＲＴ）１９０１はプロセッサ１の出
力する転送起動信号であり、これが出力されているクロ
ック（ＣＬＫ）の立ち上がりでアドレスをラッチして使
用する。その他では、Ｍ−ＡＤＤはメモリアドレスバス
４１４に送られるメモリアドレスを示す。又、Ｐ−Ｄａ
ｔａ，Ｍ−ｄａｔａ，Ｓ−ｄａｔａはそれぞれプロセッ
サデータバス４１３、メモリデータバス４１６、システ
ムデータバス４１９に送られたデータを、示す。更に、
Ｐ−Ｌａｔｃｈ，Ｍ−Ｌａｔｃｈ，Ｓ−Ｌａｔｃｈはそ
れぞれラッチ５０１、５０２、５０３にラッチされたデ
ータを示す。
【００５８】図１３で示したプロセッサシステムバスデ
バイスライトのステップＳ３では、Ｓ−ＡＣＫアサート
待ちによるウェイトが１サイクル入っている。又、図１
２で示したプロセッサシステムバスデバイスリードのス
テップＳ２で、Ｓ−ＡＣＫアサート待ちによりウェイト
が２サイクル入っている。そして、図１４に示したＤＭ
ＡリードのステップＳ１でＳ−ＳＴＢアサート待ちによ
るウェイトが１サイクル、ステップＳ３でＳ−ＳＴＢネ
ゲート待ちによるウェイトが１サイクル入っていること
が図１６から明らかである。
バイスライトのステップＳ３では、Ｓ−ＡＣＫアサート
待ちによるウェイトが１サイクル入っている。又、図１
２で示したプロセッサシステムバスデバイスリードのス
テップＳ２で、Ｓ−ＡＣＫアサート待ちによりウェイト
が２サイクル入っている。そして、図１４に示したＤＭ
ＡリードのステップＳ１でＳ−ＳＴＢアサート待ちによ
るウェイトが１サイクル、ステップＳ３でＳ−ＳＴＢネ
ゲート待ちによるウェイトが１サイクル入っていること
が図１６から明らかである。
【００５９】図１８で、ＤＭＡライトのステップＳ１で
は、やはりＳ−ＳＴＢアサート待ちによるウェイトが１
サイクル入っているが、ステップＳ５でのネゲート待ち
はノーウェイトで実行されている。
は、やはりＳ−ＳＴＢアサート待ちによるウェイトが１
サイクル入っているが、ステップＳ５でのネゲート待ち
はノーウェイトで実行されている。
【００６０】以上、詳述してきた図９〜図１８に示した
方法で、図４、図５、図６のバスメモリ接続コントロー
ラ４０１、データパススイッチ４０２を動作させること
で、図１に示した三叉路接続コントローラ１０３の一実
施例の動作が理解された。
方法で、図４、図５、図６のバスメモリ接続コントロー
ラ４０１、データパススイッチ４０２を動作させること
で、図１に示した三叉路接続コントローラ１０３の一実
施例の動作が理解された。
【００６１】図７に示した四叉路接続コントローラ７０
５などの構成、動作について、ここでは詳述しないが、
上述の三叉路接続コントローラの構成・動作から容易に
理解される。
５などの構成、動作について、ここでは詳述しないが、
上述の三叉路接続コントローラの構成・動作から容易に
理解される。
【００６２】又、上述した図４以下の説明においては、
プロセッサバス１１１、メモリバス１１２、システムバ
ス１１３が全てアドレス・データ分離型バスになってい
るが、本発明は、アドレス・データ多重型バスにも適用
できることは言うまでもない。例えば、プロセッサバス
１１１とシステムバス１１３がアドレス・データ多重化
バスである場合には、図４において、プロセッサアドレ
スバス４１１とプロセッサデータバス４１３、及びシス
テムアドレスバス４１７とシステムデータバス４１９が
各々１本のバスになり、バス・メモリ接続コントローラ
４０１とデータパススイッチ４０２の両方に接続される
ことになる。その他、本発明の基本概念の下、上述した
実施例にかかわらず、数々の変形がなされうることは言
をまたない。
プロセッサバス１１１、メモリバス１１２、システムバ
ス１１３が全てアドレス・データ分離型バスになってい
るが、本発明は、アドレス・データ多重型バスにも適用
できることは言うまでもない。例えば、プロセッサバス
１１１とシステムバス１１３がアドレス・データ多重化
バスである場合には、図４において、プロセッサアドレ
スバス４１１とプロセッサデータバス４１３、及びシス
テムアドレスバス４１７とシステムデータバス４１９が
各々１本のバスになり、バス・メモリ接続コントローラ
４０１とデータパススイッチ４０２の両方に接続される
ことになる。その他、本発明の基本概念の下、上述した
実施例にかかわらず、数々の変形がなされうることは言
をまたない。
【００６３】
【発明の効果】以上、詳述してきた本発明によれば、プ
ロセッサバス、メモリバス、及びシステムバスの少なく
とも３種複数本のバスの内、任意の２種が連動動作して
いる間、他の１種が独立動作することができるので、各
バスの使用効率を最大にするという効果がある。特に、
プロセッサバス上に複数のプロセッサが接続されている
場合、又はキャッシュメモリシステムが接続されている
場合等に、ＤＭＡ動作と複数プロセッサ間、又はプロセ
ッサとキャッシュメモリシステム間のデータ転送を同時
に行え、又、プロセッサメインメモリアクセスと複数の
システムバス接続デバイス間のデータ転送を同時に行え
るなどの効果がある。
ロセッサバス、メモリバス、及びシステムバスの少なく
とも３種複数本のバスの内、任意の２種が連動動作して
いる間、他の１種が独立動作することができるので、各
バスの使用効率を最大にするという効果がある。特に、
プロセッサバス上に複数のプロセッサが接続されている
場合、又はキャッシュメモリシステムが接続されている
場合等に、ＤＭＡ動作と複数プロセッサ間、又はプロセ
ッサとキャッシュメモリシステム間のデータ転送を同時
に行え、又、プロセッサメインメモリアクセスと複数の
システムバス接続デバイス間のデータ転送を同時に行え
るなどの効果がある。
【図１】本発明のバスシステムの第１の実施例を示す概
略構成図。
略構成図。
【図２】従来技術のバスシステムの概略構成図。
【図３】従来技術のバスシステムの他の概略構成図。
【図４】本発明の第１の実施例における三叉路接続コン
トローラ１０３の一実施例を示す概略構成図。
トローラ１０３の一実施例を示す概略構成図。
【図５】本発明の第１の実施例における三叉路接続コン
トローラ１０３の一実施例におけるデータパススイッチ
４０２の一実施例を示すブロック図。
トローラ１０３の一実施例におけるデータパススイッチ
４０２の一実施例を示すブロック図。
【図６】本発明の第１の実施例における三叉路接続コン
トローラ１０３の一実施例におけるバス・メモリ接続コ
ントローラ４０１の一実施例を示すブロック図。
トローラ１０３の一実施例におけるバス・メモリ接続コ
ントローラ４０１の一実施例を示すブロック図。
【図７】本発明のバスシステムの第２の実施例を示す概
略構成図。
略構成図。
【図８】本発明のバスシステムの第３の実施例を示す概
略構成図。
略構成図。
【図９】図５に示した本発明のデータパススイッチ４０
２内のデコーダ５１０でデコードされるデータパス制御
信号４２０とそのデコード結果の対応を示す図。
２内のデコーダ５１０でデコードされるデータパス制御
信号４２０とそのデコード結果の対応を示す図。
【図１０】本発明の実施例におけるプロセッサメインメ
モリリードの場合の状態遷移の各ステップにおけるデー
タパス制御信号４２０と各種信号の関係を示す図。
モリリードの場合の状態遷移の各ステップにおけるデー
タパス制御信号４２０と各種信号の関係を示す図。
【図１１】本発明の実施例におけるプロセッサメインメ
モリライトの場合の状態遷移の各ステップにおけるデー
タパス制御信号４２０と各種信号の関係を示す図。
モリライトの場合の状態遷移の各ステップにおけるデー
タパス制御信号４２０と各種信号の関係を示す図。
【図１２】本発明の実施例におけるプロセッサシステム
バスデバイスリードの場合の状態遷移の各ステップにお
けるデータパス制御信号４２０と各種信号の関係を示す
図。
バスデバイスリードの場合の状態遷移の各ステップにお
けるデータパス制御信号４２０と各種信号の関係を示す
図。
【図１３】本発明の実施例におけるプロセッサシステム
バスデバイスライトの場合の状態遷移の各ステップにお
けるデータパス制御信号４２０と各種信号の関係を示す
図。
バスデバイスライトの場合の状態遷移の各ステップにお
けるデータパス制御信号４２０と各種信号の関係を示す
図。
【図１４】本発明の実施例におけるＤＭＡリードの場合
の状態遷移の各ステップにおけるデータパス制御信号４
２０と各種信号の関係を示す図。
の状態遷移の各ステップにおけるデータパス制御信号４
２０と各種信号の関係を示す図。
【図１５】本発明の実施例におけるＤＭＡライトの場合
の状態遷移の各ステップにおけるデータパス制御信号４
２０と各種信号の関係を示す図。
の状態遷移の各ステップにおけるデータパス制御信号４
２０と各種信号の関係を示す図。
【図１６】図６に示すバス・メモリ接続コントローラ４
０１内のシーケンサ６０１の状態遷移の一実施例を示す
遷移図。
０１内のシーケンサ６０１の状態遷移の一実施例を示す
遷移図。
【図１７】図９〜図１６により規定されるデータ転送の
一例を示すタイムチャート図。
一例を示すタイムチャート図。
【図１８】図９〜図１６により規定されるデータ転送の
一例を示す他のタイムチャート図。
一例を示す他のタイムチャート図。
【図１９】図１７、図１８にあらわれる信号を示した図
４における三叉路接続コントローラ１０３と各バス１１
１、１１２、１１３との接続を具体的に示した構成図。
４における三叉路接続コントローラ１０３と各バス１１
１、１１２、１１３との接続を具体的に示した構成図。
１０１…Ｎ個のプロセッサ、
１０２…キャッシュメモリシステム、
１０３…三叉路接続コントローラ、
１０４…メインメモリ、
１０５…Ｍ個のシステムバス接続デバイス、１１１…プ
ロセッサバス、 １１２…メモリバス、 １１３…システムバス。
ロセッサバス、 １１２…メモリバス、 １１３…システムバス。
Claims (20)
- 【請求項１】情報処理装置のバスシステムであって、少
なくとも一つのプロセッサが接続されたプロセッサバス
と、主記憶メモリに接続されたメモリバスと、少なくと
も一つの接続デバイスが接続されたシステムバスと、該
プロセッサバス、該メモリバス、該システムバスのそれ
ぞれのコントロールバス及びアドレスバスが接続され、
データパス制御信号を発生すると共に、前記プロセッサ
バス、前記メモリバス、前記システムバスの少なくとも
一つにコントロール信号、アドレス信号を発生する接続
コントローラと、前記プロセッサバス、前記メモリバス
、前記システムバスのそれぞれのデータバスが接続され
、該接続コントローラからの該データパス制御信号に基
づき、前記プロセッサバス、前記メモリバス、前記シス
テムバスの一つの該データバス上のデータを前記プロセ
ッサバス、前記メモリバス、前記システムバスの他の一
つの前記データバス上に直接転送するためのデータスイ
ッチ手段とからなることを特徴とする情報処理装置用バ
スシステム。 - 【請求項２】前記データスイッチ手段は前記プロセッサ
バス、前記メモリバス、前記システムバスのそれぞれの
前記データバス上の該データをラッチするラッチ手段と
、前記プロセッサバス、前記メモリバス、前記システム
バスのそれぞれに対応して設けられ、自己以外の二つの
該ラッチ手段の出力を選択する第一のセレクト手段と、
前記データパス制御信号が入力され、前記データパス制
御信号に応じて、該第一のセレクト手段のセレクト信号
を発生する第一の発生手段とからなることを特徴とする
請求項１記載の情報処理装置用バスシステム。 - 【請求項３】前記接続コントローラは、前記プロセッサ
バス及び前記システムバスのそれぞれの前記アドレスバ
ス上に送出されてきたアドレス信号を選択し、前記メモ
リバスの前記アドレスバスに送出する第二のセレクト手
段と、前記プロセッサバス及び前記システムバスのそれ
ぞれの前記コントロールバス及び前記アドレスバス上に
送出されてきたコントロール信号及び該アドレス信号が
入力され、少なくとも前記データパス制御信号、該第二
のセレクト手段のセレクト信号、及び前記メモリバスの
前記コントロールバスに送出する前記コントロール信号
を発生する第二の発生手段とからなることを特徴とする
請求項１記載の情報処理装置用バスシステム。 - 【請求項４】前記プロセッサバスには少なくとも一つの
キャシュメモリシステムが接続されていることを特徴と
する請求項１記載の情報処理装置用バスシステム。 - 【請求項５】前記プロセッサバスに接続された前記プロ
セッサにキャシュメモリシステムが接続されていること
を特徴とする請求項１記載の情報処理装置用バスシステ
ム。 - 【請求項６】前記プロセッサバス、前記メモリバス、前
記システムバスのそれぞれがアドレス・データ分離型バ
スであることを特徴とする請求項１記載の情報処理装置
用バスシステム。 - 【請求項７】前記プロセッサバス、前記メモリバス、前
記システムバスのそれぞれがアドレス・データ多重型バ
スであることを特徴とする請求項１記載の情報処理装置
用バスシステム。 - 【請求項８】少なくともプロセッサ、メインメモリ、入
出力デバイスを有する情報処理装置のバスシステムであ
って、少なくとも一つの該プロセッサが接続されたプロ
セッサバスと、該メインメモリに接続されたメモリバス
と、少なくとも一つの該入出力デバイスが接続されたシ
ステムバスと、該プロセッサバス、該メモリバス、該シ
ステムバスのそれぞれのコントロールバス及びアドレス
バスが接続され、前記プロセッサバス、前記メモリバス
、前記システムバスのそれぞれのデータバス上のデータ
のパス切り替え用のデータパス制御信号を発生すると共
に、前記プロセッサバス、前記メモリバス、前記システ
ムバスの少なくとも一つにコントロール信号、アドレス
信号を発生する接続コントローラと、前記プロセッサバ
ス、前記メモリバス、前記システムバスのそれぞれの該
データバスが接続され、該接続コントローラからの該デ
ータパス制御信号に基づき、前記プロセッサバス、前記
メモリバス、前記システムバスの一つの前記データバス
上の前記データを、他の一つの前記データバス上に転送
するためのデータスイッチ手段とからなることを特徴と
する情報処理装置用バスシステム。 - 【請求項９】前記データスイッチ手段は前記プロセッサ
バス、前記メモリバス、前記システムバスのそれぞれの
前記データバス上の前記データをそれぞれラッチするラ
ッチ手段と、前記プロセッサバス、前記メモリバス、前
記システムバスのそれぞれに対応して設けられ、自己以
外の二つの該ラッチ手段の出力を選択する第一のセレク
ト手段と、前記データパス制御信号が入力され、前記デ
ータパス制御信号に応じて、該第一のセレクト手段のセ
レクト信号を発生する第一の発生手段とからなることを
特徴とする請求項８記載の情報処理装置用バスシステム
。 - 【請求項１０】前記接続コントローラは、前記プロセッ
サバス及び前記システムバスのそれぞれの前記アドレス
バス上に送出されてきたアドレス信号を選択し、前記メ
モリバスの前記アドレスバスに送出する第二のセレクト
手段と、前記プロセッサバス及び前記システムバスの前
記コントロールバス及び前記アドレスバス上に送出され
てきた少なくともコントロール信号が入力され、前記デ
ータパス制御信号及び該第二のセレクト手段のセレクト
信号を発生する第二の発生手段とからなることを特徴と
する請求項８記載の情報処理装置用バスシステム。 - 【請求項１１】前記接続コントローラは、前記データパ
ス制御信号に基づき、前記プロセッサバスと前記メモリ
バスの連動動作を行うことを特徴とする請求項８記載の
情報処理装置用バスシステム。 - 【請求項１２】前記接続コントローラは、前記データパ
ス制御信号に基づき、前記システムバスと前記メモリバ
スの連動動作を行うことを特徴とする請求項８記載の情
報処理装置用バスシステム。 - 【請求項１３】プロセッサ、メインメモリ、入出力デバ
イスを有する情報処理装置のバスシステムにおいて、少
なくとも一つの該プロセッサが接続されたプロセッサバ
スと、該メインメモリに接続されたメモリバスと、少な
くとも一つの該入出力デバイスが接続されたシステムバ
スと、該プロセッサバス、該メモリバス、該システムバ
スのそれぞれが接続され、前記プロセッサバスと前記シ
ステムバス上のコントロール信号及びアドレス信号に基
づき、前記プロセッサバス、前記メモリバス、前記シス
テムバスのそれぞれのデータバス上のデータのパスを切
り替えるためのデータパス制御信号を発生すると共に、
該データパス制御信号に基づき、前記プロセッサバス、
前記メモリバス、前記システムバスの一つの前記データ
バス上の前記データを、他の一つの前記データバス上に
転送する接続コントロール手段とからなることを特徴と
する情報処理装置用バスシステム。 - 【請求項１４】前記接続コントロール手段は、前記プロ
セッサバス、前記メモリバス、前記システムバスのそれ
ぞれの前記データバスが接続され、前記データパス制御
信号に基づき、前記プロセッサバス、前記メモリバス、
前記システムバスの一つの前記データバス上の前記デー
タを、他の一つの前記データバス上に転送するためのデ
ータスイッチ手段を有することを特徴とする請求項１３
記載の情報処理装置用バスシステム。 - 【請求項１５】前記接続コントロール手段は、前記プロ
セッサバスと前記システムバスのそれぞれの前記アドレ
ス信号を選択し、前記メモリバスの前記アドレスバスに
送出するセレクト手段を有することを特徴とする請求項
１４記載の情報処理装置用バスシステム。 - 【請求項１６】前記接続コントロール手段は、前記プロ
セッサバスと前記システムバス上の前記コントロール信
号及び前記アドレス信号が入力され、前記データパス制
御信号と、前記セレクト手段のセレクト信号を発生する
発生手段を有することを特徴とする請求項１５記載の情
報処理装置用バスシステム。 - 【請求項１７】前記プロセッサバスには少なくとも一つ
のキャシュメモリシステムが接続されていることを特徴
とする請求項１３記載の情報処理装置用バスシステム。 - 【請求項１８】前記プロセッサバスに接続された前記プ
ロセッサにキャシュメモリシステムが接続されているこ
とを特徴とする請求項１３記載の情報処理装置用バスシ
ステム。 - 【請求項１９】前記プロセッサバス、前記メモリバス、
前記システムバスのそれぞれがアドレス・データ分離型
バスであることを特徴とする請求項１３記載の情報処理
装置用バスシステム。 - 【請求項２０】前記接続コントロール手段には、前記プ
ロセッサバスとは別の、少なくとも一個のプロセッサが
接続された第二のプロセッサバスが接続されていること
を特徴とする請求項１３記載の情報処理装置用バスシス
テム。
Priority Applications (23)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105536A JP2910303B2 (ja) | 1990-06-04 | 1991-05-10 | 情報処理装置 |
| KR1019910009157A KR940001274B1 (ko) | 1990-06-04 | 1991-06-03 | 정보처리장치용 버스시스템 |
| DE4143632A DE4143632B4 (de) | 1990-06-04 | 1991-06-04 | Informationsverarbeitungssystem mit mehreren Bussen |
| DE4143584A DE4143584C2 (de) | 1990-06-04 | 1991-06-04 | Informationsverarbeitungssystem |
| DE4118331A DE4118331C2 (de) | 1990-06-04 | 1991-06-04 | Bussystem zur Anwendung bei einem Informationsverarbeitungsgerät |
| KR1019940013826A KR940010807B1 (ko) | 1990-06-04 | 1994-06-18 | 정보처리장치용 버스시스템 및 정보처리 버스시스템 컨트롤러용 ic디바이스 |
| US08/311,893 US5483642A (en) | 1990-06-04 | 1994-09-26 | Bus system for use with information processing apparatus |
| US08/443,361 US5506973A (en) | 1990-06-04 | 1995-05-17 | Bus system for use with information processing apparatus |
| US08/449,088 US5668956A (en) | 1990-06-04 | 1995-05-24 | Bus system for use with information processing apparatus |
| US08/601,993 US5751976A (en) | 1990-06-04 | 1996-02-15 | Bus system for use with information processing apparatus |
| US08/959,913 US5889971A (en) | 1990-06-04 | 1997-10-29 | Bus system for use with information processing apparatus |
| US09/143,985 US5935231A (en) | 1990-06-04 | 1998-08-31 | Bus system for use with information processing apparatus |
| US09/276,968 US6006302A (en) | 1990-06-04 | 1999-03-26 | Multiple bus system using a data transfer unit |
| US09/375,356 US6098136A (en) | 1990-06-04 | 1999-08-17 | Multiple bus system using a data transfer unit |
| US09/518,696 US6195719B1 (en) | 1990-06-04 | 2000-03-03 | Bus system for use with information processing apparatus |
| US09/690,998 US6334164B1 (en) | 1990-06-04 | 2000-10-18 | Bus system for use with information processing apparatus |
| US09/983,373 US6810461B2 (en) | 1990-06-04 | 2001-10-24 | Bus system for use with information processing apparatus |
| US10/787,110 US6907489B2 (en) | 1990-06-04 | 2004-02-27 | Bus system for use with information processing apparatus |
| US11/032,051 US7152130B2 (en) | 1990-06-04 | 2005-01-11 | Bus system for use with information processing apparatus |
| US11/543,878 US7398346B2 (en) | 1990-06-04 | 2006-10-06 | Bus system for use with information processing apparatus |
| US12/155,047 US7577781B2 (en) | 1990-06-04 | 2008-05-29 | Bus system for use with information processing apparatus |
| US12/501,684 US7802045B2 (en) | 1990-06-04 | 2009-07-13 | Bus system for use with information processing apparatus |
| US12/856,205 US20100306438A1 (en) | 1990-06-04 | 2010-08-13 | Bus system for use with information processing apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-144301 | 1990-06-04 | ||
| JP14430190 | 1990-06-04 | ||
| JP3105536A JP2910303B2 (ja) | 1990-06-04 | 1991-05-10 | 情報処理装置 |
Related Child Applications (6)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12563798A Division JPH10326252A (ja) | 1998-05-08 | 1998-05-08 | 情報処理装置 |
| JP12563898A Division JP3411500B2 (ja) | 1998-05-08 | 1998-05-08 | 情報処理システム |
| JP12563998A Division JP3411501B2 (ja) | 1998-05-08 | 1998-05-08 | 情報処理装置のデータ転送方法 |
| JP00882999A Division JP3411519B2 (ja) | 1999-01-18 | 1999-01-18 | 情報処理装置 |
| JP00864099A Division JP3411517B2 (ja) | 1999-01-18 | 1999-01-18 | 情報処理装置 |
| JP00882899A Division JP3411518B2 (ja) | 1999-01-18 | 1999-01-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04227557A true JPH04227557A (ja) | 1992-08-17 |
| JP2910303B2 JP2910303B2 (ja) | 1999-06-23 |
Family
ID=26445807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105536A Expired - Lifetime JP2910303B2 (ja) | 1990-06-04 | 1991-05-10 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (6) | US5483642A (ja) |
| JP (1) | JP2910303B2 (ja) |
| KR (1) | KR940001274B1 (ja) |
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| JP2910303B2 (ja) | 1999-06-23 |
| DE4118331A1 (de) | 1992-01-09 |
| US5935231A (en) | 1999-08-10 |
| US5668956A (en) | 1997-09-16 |
| KR940001274B1 (ko) | 1994-02-18 |
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