JP3411518B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ワークステーショ
ン、パーソナルコンピュータ、ワードプロセッサ等の情
報処理装置に使用されるバスシステムに関する。

【０００２】

【従来の技術】情報処理装置内のバスシステムは従来、
バイト、１４巻、１２号（１９８９）、第４１７頁〜４
２４頁、（ＢＹＴＥ，Ｖolume １４，Ｎumber １２
（１９８９），ｐｐ．４１７〜４２４）のＬ．Ｂrett
Ｇlass，“ＩＮＳＩＤＥＥＩＳＡ”に述べられているバ
スシステムのように、メモリバスとシステムバスが個々
にプロセッサバスに接続されているか、又はプロセッサ
バスとメモリバスが個々にシステムバスに接続されてい
る構成となっていた。

【０００３】

【発明が解決しようとする課題】前者は、システムバス
とメモリバスが連動動作するいわゆるダイレクトメモリ
アクセス（Ｄirect Ｍemory Ａccess，以下ＤＭＡ）
の際に、プロセッサバスが独立動作ができないため、プ
ロセッサバスの使用効率が悪くなる。一方、後者は、プ
ロセッサバスとメモリバスが連動動作する、いわゆるメ
インメモリアクセスの際にシステムバスが独立動作でき
ないため、システムバスの使用効率が悪くなるという問
題があった。

【０００４】なお、これらの従来のバスシステムの構成
と問題点については、後に図面を用いて詳述する。

【０００５】本発明の目的は、上記問題点を解決し、各
バスの使用効率を向上させることができる情報処理装置
のバスシステムを提供することにある。

【０００６】

【０００７】

【０００８】

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明においては、プロセッサバス、メモリバス、
システムバスの三つのバスを少なくとも三叉路状に接続
し、三種のバスのうち、任意の二つを連動動作させる構
成とする。

【００１０】すなわち、本発明については、データ、制
御信号及びアドレス信号を転送するプロセッサバスと、
前記プロセッサバスに接続されるプロセッサと、前記プ
ロセッサバスに接続される第一のキャッシュメモリと、
データ、制御信号及びアドレス信号を転送するメモリバ
スと、データ、制御信号及びアドレス信号を転送するシ
ステムバスと、前記システムバスに接続されるデバイス
と、前記プロセッサバス、前記メモリバス及び前記シス
テムバスに接続されるコントローラとを有し、前記コン
トローラは、前記プロセッサバス、前記メモリバス及び
前記システムバスの内、前記プロセッサバス及び前記メ
モリバスとを連動動作させて前記プロセッサと前記メイ
ンメモリとの間で第一のデータを転送する第一の転送モ
ードと、前記プロセッサバス、前記メモリバス及び前記
システムバスの内、前記プロセッサバスを独立動作させ
前記プロセッサと前記第一のキャッシュメモリとの間で
第二のデータの転送が可能なように前記メモリバスと前
記システムバスとを連動動作させて前記メインメモリと
前記デバイスとの間で第三のデータを転送する第二の転
送モードと、前記プロセッサバス、前記メモリバス及び
前記システムバスの内、前記システムバスと前記プロセ
ッサバスとを連動動作させて前記デバイスと前記プロセ
ッサとの間で第四のデータを転送する第三の転送モード
とを有する情報処理装置とする。

【００１１】すなわち、本発明においては、情報処理装
置のバスシステムを、少なくとも一個のプロセッサが接
続されたプロセッサバスと、メインメモリに接続された
メモリバスと、少なくとも一個の接続デバイスが接続さ
れたシステムバスと、これら三種のバスが接続され、こ
れら三種のバスの内の任意の二種のバスを連動動作させ
るコントローラとで構成する。

【００１２】

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】これにより、三種のバスの使用効率を高め
ることができる。

【００１８】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳述する。まず、本発明の第一の実施例を図１〜図
６を用いて説明する。このうち、図２、図３は従来技術
におけるバスシステムの構成図を示すが、本発明との比
較のためここで詳述する。

【００１９】図１、図２、図３において、共通して、１
０１はＮ個（Ｎは整数）のプロセッサ、１０２はキャッ
シュメモリシステム（cache）、１０４はメインメモリ
（main memory）、１０５はＭ個（Ｍは整数）のシステ
ムバス接続デバイスである。システムバス接続デバイス
１０５としては、ディスク・ファイル系コントローラ、
描画・表示系コントローラ、ネットワーク・通信系コン
トローラ等のいわゆる入出力（Ｉ／Ｏ）デバイスを示
す。１１１はプロセッサバス、１１２はメモリバス、１
１３はシステムバスである。そして、図１における１０
３は三叉路接続コントローラであり、図２、図３におけ
る２０１、３０１はバス接続コントローラ、２０２、３
０２はメモリ接続コントローラである。

【００２０】図２、図３に示した従来のバスシステムに
おいて、図２ではシステムバス１１３とメモリバス１１
２が各々バス接続コントローラ２０１とメモリ接続コン
トローラ２０２によって、プロセッサバス１１１に独立
に接続される構成となっている。一方、図３ではプロセ
ッサバス１１１とメモリバス１１２が各々バス接続コン
トローラ３０１とメモリ接続コントローラ３０２によっ
てシステムバス１１３に独立に接続される構成となって
いる。

【００２１】図２の構成においては、システムバス１１
３の接続デバイス１０５とメモリバス１１２上のメイン
メモリとの間でデータ転送を行うＤＭＡ動作において、
プロセッサバス１１１を経由する。そのため、プロセッ
サ１０１とキャッシュ１０２間、あるいは複数のプロセ
ッサ１０１間のデータ転送等のプロセッサバス１１１の
独立動作をＤＭＡ動作と同時に行うことができない。一
方、図３の構成においては、プロセッサ１０１とメイン
メモリ１０４との間でデータ転送が行われる、所謂、プ
ロセッサメインメモリアクセスにおいて、システムバス
１１３を経由することになるため、複数のシステムバス
接続デバイス１０５間のデータ転送等のシステムバス１
１３の独立動作をプロセッサメインメモリアクセスと同
時に行うことができない。

【００２２】これに対し、本発明の第一の実施例である
図１のバスシステムでは、プロセッサバス１１１、メモ
リバス１１２及びシステムバス１１３の３種のバスが、
三叉路接続コントローラ１０３により、三叉路状に接続
された構成を有する。従って、ＤＭＡ動作の場合、プロ
セッサバス１１１を経由しないので、プロセッサバス１
１１の独立動作をＤＭＡ動作と同時に実行することがで
きる。又、プロセッサメインメモリアクセスの場合、シ
ステムバス１１３を経由しないので、システムバス１１
３の独立動作をプロセッサメインメモリアクセスと同時
に実行することができる。これにより、ＤＭＡ、プロセ
ッサメインメモリアクセスの場合にも、三種のバスの使
用効率を最大にすることができる。

【００２３】以下、図１に示した本発明の第１の実施例
のバスシステムと図２、図３に示した従来のバスシステ
ムの性能評価の一例について述べ、本発明の第一の実施
例の効果を定量的に説明する。

【００２４】図１、図２、図３のバスシステムにおい
て、プロセッサバス１１１の最大データスループットを
４００メガバイト／秒、メモリバス１１２の最大データ
スループットを４００メガバイト／秒、システムバス１
１３の最大データスループットを２００メガバイト／秒
とする。又、プロセッサバス１１１におけるメインメモ
リアクセスの比率を４０％、システムバス１１３におけ
るＤＭＡの比率を７０％、バス接続コントローラ２０１
及び３０１の最大バス獲得比率を５０％とする。以上の
条件で、プロセッサバス１１１とシステムバス１１３が
共に最大データスループットで動作しようとした場合の
各バスシステムの性能評価は下記のとおりである。

【００２５】まず、図２の従来のバスシステムでは、シ
ステムバス１１３が最大スループットの２００メガバイ
ト／秒で動作しようとすると、その７０％である１４０
メガバイト／秒のＤＭＡの要求がバス接続コントローラ
２０１に送られる。バス接続コントローラ２０１は、プ
ロセッサバス１１１について、４００メガバイト／秒の
５０％である２００メガバイト／秒までバス獲得が可能
であるため、１４０メガバイト／秒のＤＭＡ要求全てを
獲得する。この結果、システムバス１１３は２００メガ
バイト／秒で動作できるが、プロセッサバス１１１はＤ
ＭＡ要求のため、実質的に（４００−１４０）＝２６０
メガバイト／秒でしか動作できない。このとき、プロセ
ッサメインメモリアクセスは、２６０メガバイト／秒の
４０％である１０４メガバイト／秒になる。従って、メ
モリバス１１２への要求は（１４０＋１０４）＝２５４
メガバイト／秒となり、メモリバス１１２はこの要求に
対応可能となる。以上をまとめると、図２の従来のバス
システムにおける３種のバスの使用効率は、プロセッサ
バス１１１が２６０／４００＝６５％、メモリバス１１
２が２５４／４００＝６３．５％、システムバス１１３
が２００／２００＝１００％となる。

【００２６】次に、図３の従来のバスシステムでは、プ
ロセッサバス１１１が最大スループットの４００メガバ
イト／秒で動作しようとすると、その４０％の１６０メ
ガバイト／秒のメインメモリアクセス要求がバス接続コ
ントローラ３０１に送られる。バス接続コントローラ３
０１は、システムバス１１３について、２００メガバイ
ト／秒の５０％の１００メガバイト／秒までしかバスを
獲得できない。従って、プロセッサメインメモリアクセ
スは１００メガバイト／秒しか処理されず、その結果プ
ロセッサバス１１１は、１００メガバイト／秒が４０％
となる、２５０メガバイト／秒でしか動作できない。ま
たこのときシステムバス１１３は、実質的に（２００−
１００）＝１００メガバイト／秒で動作する。従って、
ＤＭＡ要求は１００メガバイト／秒の７０％である７０
メガバイト／秒になる。この結果、メモリバス１１２へ
の要求は（１００＋７０）＝１７０メガバイト／秒とな
り、メモリバス１１２はこの要求に対応可能である。以
上まとめると、図３の従来のバスシステムにおける３種
のバスの使用効率は、プロセッサバス１１１が２５０／
４００＝６２．５％、メモリバス１１２が１７０／４０
０＝４２．５％、システムバス１１３が１００／２００
＝５０％となる。

【００２７】これに対し、本発明の第１の実施例である
図１のバスシステムにおいては、プロセッサバス１１１
が４００メガバイト／秒で動作しようとすると、その４
０％の１６０メガバイト／秒のメインメモリアクセス要
求が、三叉路接続コントローラ１０３に送られる。又、
システムバス１１３が２００メガバイト／秒で動作しよ
うとすると、その７０％の１４０メガバイトのＤＭＡ要
求が、それぞれ三叉路接続コントローラ１０３に送られ
る。三叉路接続コントローラ１０３はプロセッサメイン
メモリアクセス要求とＤＭＡ要求を合わせて、（１６０
＋１４０）＝３００メガバイト／秒の要求をメモリバス
１１２に送り、メモリバス１１２はこの要求に応じられ
る。従って、プロセッサバス１１１は４００メガバイト
／秒で、システムバス１１３は２００メガバイト／秒で
動作することができる。以上により、図１に示した本発
明の第１の実施例のバスシステムにおける三種のバスの
使用効率は、プロセッサバスが４００／４００＝１００
％、メモリバス１１２が３００／４００＝７５％、シス
テムバス１１３が２００／２００＝１００％となる。

【００２８】以上の結果を第１表に示した。表１に明ら
かなように、本発明による図１のバスシステムでは、三
種のバスの使用効率が最大になることが理解される。

【００２９】

【表１】

【００３０】さて、本発明の具体的な構成を示す実施例
に先立ち、図７、図８を用いて本発明の第２、第３の実
施例であるバスシステムについて説明する。

【００３１】図７、図８において、７０１及び７０３は
個別のキャッシュメモリシステム（Ｃache）を接続でき
る単独構成型プロセッサ１〜Ｎ、８０１は個別のキャッ
シュメモリシステムを接続できるＮ個のマルチ構成型プ
ロセッサである。７１１及び７１２は、各々単独構成型
プロセッサ７０１、７０３と四叉路接続コントローラ７
０５を接続するプロセッサバス、７０５はプロセッサバ
ス７１１、７１２、メモリバス１１２及びシステムバス
１１３を接続する四叉路接続コントローラである。又、
７０２、７０４及び８０２は、各々プロセッサ７０１、
７０３及び８０１に個別に接続されるキャッシュメモリ
システムである。なお、システムバス接続デバイス１０
５は、先の実施例と同様のＩ／Ｏデバイスである。

【００３２】図７に示す本発明の第２の実施例におい
て、２本のプロセッサバス７１１、７１２、メモリバス
１１２及びシステムバス１１３の三種４本のバスが、四
叉路接続コントローラ７０５によって、四叉路状に接続
されている。プロセッサ７０１及び７０３は個別のキャ
ッシュメモリシステム７０２及び７０４を接続できる単
独構成型プロセッサである。このため、プロセッサ７０
１及び７０３は、各々の個別キャッシュメモリ７０２及
び７０４へは、プロセッサバスを介さずに直接アクセス
することができるが、プロセッサバスを共有することは
できない。

【００３３】図７において、四叉路接続コントローラ７
０５は、三種４本のバスの接続制御を行うことにより、
プロセッサ７０１、７０３間の通信を、ＤＭＡと並行し
て行ったり、あるいはプロセッサ７０１によるメインメ
モリアクセスと、プロセッサ７０３によるシステムバス
アクセスを並行して行う等の動作を可能としている。

【００３４】これにより、本実施例においても先の実施
例同様、三種４本のバスの使用効率を最大にすることが
できる。

【００３５】図８は、図１に示した第１の実施例同様、
プロセッサバス１１１、メモリバス１１２及びシステム
バス１１３の三種のバスが、三叉路接続コントローラ１
０３により、三叉路上に接続された構成を有する。プロ
セッサ８０１は個別のキャッシュメモリシステム（cach
e）を接続できるマルチ構成型プロセッサである。この
ため、プロセッサ８０１の各々は、個別キャッシュメモ
リ８０２へはプロセッサバスを介さずにアクセスでき、
又、プロセッサバス１１１を共有することができる。更
に、図８の本発明の第３の実施例のバスシステムでは、
図１と同様に、ＤＭＡとプロセッサバス１１１の独立動
作を並行して行う、あるいはプロセッサバス１１１から
のメインメモリアクセスとシステムバス１１３の動作を
並行して行う等の動作が可能であり、これにより第１の
実施例と同様に三種３本のバスの使用効率を最大にする
ことができる。

【００３６】続いて上述した本発明の実施例の要部の具
体的実施例を図４、図５、図６を用いて詳述する。特に
図１、図７に示した第一、第三の実施例の三叉路接続コ
ントローラ１０３の詳細構成を説明するが、図７に示し
た四叉路接続コントローラ７０５についても同様に構成
できる。

【００３７】さて、図４は三叉路接続コントローラ１０
３の２個の集積回路による構成図を示している。図４に
おいて、三叉路接続コントローラ１０３には、プロセッ
サバス１１１、メモリバス１１２、システムバス１１３
が接続されている。これらのバスは、各々、アドレスバ
ス４１１、４１４、４１７、制御バス４１２、４１５、
４１８、データバス４１３、４１６、４１９によって構
成される。本実施例において、三叉路接続コントローラ
１０３は２個の集積回路、すなわちバス・メモリ接続コ
ントローラ４０１、データパススイッチ４０２によって
構成される。但し、三叉路接続コントローラ１０３は、
１個あるいは３個以上の集積回路によって構成すること
もできる。

【００３８】データパススイッチ４０２は、プロセッサ
データバス４１３、メモリデータバス４１６、システム
データバス４１９の３種のデータバスを三叉路状に接続
する。そして、バス・メモリ接続コントローラ４０１か
ら出力されるデータパス制御信号４２０に従って、３種
のデータバス４１３、４１６、４１９の接続、切離し、
及びデータ入出力方向の制御を行う。一方、バス・メモ
リ接続コントローラ４０１は、プロセッサアドレスバス
４１１、プロセッサ制御バス４１２、システムアドレス
バス４１７、システム制御バス４１８が接続される。そ
して、プロセッサバス１１１とシステムバス１１３の状
態を監視する。又、メモリアドレスバス４１４、メモリ
制御バス４１５、及びデータパス制御信号４１２を出力
して、メインメモリ１０４及びデータパススイッチ４０
２を制御する。データパス制御信号４１２については後
で詳述する。

【００３９】バス・メモリ接続コントローラ４０１は、
プロセッサバス１１１からプロセッサメインメモリアク
セスが要求された場合、プロセッサバス１１１とメモリ
バス１１２を連動動作させて、システムバス１１３を独
立動作させる。更に、システムバス１１３からＤＭＡが
要求された場合、システムバス１１３とメモリバス１１
２を連動動作させて、プロセッサバス１１１を独立動作
させる。又、プロセッサバス１１１からシステムバス１
１３へのアクセス要求、あるいはシステムバス１１３か
らプロセッサバス１１１へのアクセス要求があった場合
は、プロセッサバス１１１とシステムバス１１３を連動
動作させる。又、更にプロセッサバス１１１からの要求
とシステムバス１１３からの要求が競合する場合、例え
ば、両方から同時にメモリアクセス要求があった場合な
どには、いずれか一方のバスに対してウェイト動作を行
う等の調停制御を行う機能を持つ。

【００４０】図５は、図４中のデータパススイッチ４０
２の一実施例の内部構成を示す図である。図５におい
て、５０７、５０８、５０９は各々プロセッサデータバ
ス４１３、メモリデータバス４１６、システムデータバ
ス４１９に接続するデータ入出力ドライバ、５０１、５
０２、５０３はデータラッチ回路（Ｌatch）、５０４、
５０５、５０６はデータセレクタ（Ｓelector）であ
る。デコーダ回路５１０は、バス・メモリ接続コントロ
ーラ４０１が出力するデータパス制御信号４２０をデコ
ードして、入出力バッファ５０７、５０８、５０９の出
力イネーブル信号（Ｅnable）５１１、５１２、５１３
と、データセレクタ５０４、５０５、５０６のセレクト
信号（Ｓelect）５１４、５１５、５１６を生成する。

【００４１】データラッチ５０１、５０２、５０３には
各々プロセッサデータバス４１３、メモリデータバス４
１６、システムデータバス４１９からの入力データがラ
ッチされる。セレクタ５０４、５０５、５０６は各々プ
ロセッサデータバス４１３、メモリデータバス４１６、
システムデータバス４１９への出力データを、他の２種
のデータバスからの入力データから選択する。これによ
り、３種のデータバスのうち任意の１種からの入力デー
タを他の２種のデータバスの両方に出力する、あるいは
一方にのみデータ出力して他の一方には出力しないとい
う制御が行うことができる。従って、データパス制御信
号４２０によって、３種のデータバス全ての連動動作、
あるいは３種のうち任意の２種の連動動作と他の１種の
独立動作を行うことができる。

【００４２】図６は、図４中のバス・メモリ接続コント
ローラ４０１の内部構成の一実施例を示す図である。図
６において、６０１、６０２、６０３、６０４は入出力
ドライバ、６０５、６０６、６０７、６０８はラッチ回
路（Ｌatch）である。又、６０９、６１０はデコーダ回
路、６１１、６１２はエンコーダ回路、６１３は論理演
算器であるシーケンサ、６１４はデコーダ回路である。
又、６１５はセレクタ、６１６はメモリ制御信号生成
部、６１７はデータパス制御信号生成部である。

【００４３】プロセッサアドレスバス４１１、プロセッ
サ制御バス４１２、システムアドレスバス４１７、シス
テム制御バス４１８からの入力信号は、各々入出力ドラ
イバ６０１、６０２、６０３、６０４を介して、ラッチ
回路６０５、６０７、６０６、６０８にラッチされる。
２種のアドレスバスから入力され、ラッチ回路６０５、
６０６にラッチされたアドレスは、各々デコーダ回路６
０９、６１０にてデコードされる。デコード結果は、２
種の制御バス４１２、４１８からの信号入力であるラッ
チ回路６０７、６０８のデータと合わせて、各々エンコ
ーダ回路６１１及び６１２によって、プロセッサバス１
１１とシステムバス１１３の状態を示す信号にエンコー
ドされる。これにより、バス・メモリ接続コントローラ
４０１は、プロセッサバス１１１及びシステムバス１１
３の状態を監視することができる。

【００４４】エンコーダ回路６１１、６１２によりエン
コードされたプロセッサバス１１１及びシステムバス１
１３の状態信号は、論理演算器であるシーケンサ６１３
に入力される。シーケンサ６１３は、２種のバス１１
１、１１３の状態信号から、各々のバスへの対応、及び
メモリバス１１２の動作を算出し、コード情報として出
力する。シーケンサ６１３は、汎用のマイクロプロセッ
サや、専用のハード構成で構成される。

【００４５】シーケンサ６１３から出力されたコード情
報はデコーダ回路６１４によりデコードされ、入出力ド
ライバ６０１、６０２、６０３、６０４の出力イネーブ
ル信号６１８、６１９、６２０、６２１、セレクタ回路
６１５のセレクト信号６２２、メモリ制御信号生成部６
１６、データパス制御信号生成部６１７へのメモリ制御
コード６２３、及びデータパス制御コード６２４、及び
入出力ドライバ６０２、６０４をそれぞれ介したプロセ
ッサ制御バス４１２、システム制御バス４１８への制御
出力信号６２５、６２６として出力される。

【００４６】入出力ドライバ６０１は、システムバス１
１３からプロセッサバス１１１へのアクセスが生じた場
合に、システムアドレスバス４１７からの入出力アドレ
スをプロセッサアドレスバス４１１に出力する。又、入
出力ドライバ６０２は、プロセッサ制御バス４１２に、
プロセッサバス１１１の仕様で定められた制御出力信号
６２５を出力する。一方、入出力ドライバ６０３は、プ
ロセッサバス１１１からシステムバス１１３へのアクセ
スが生じた場合に、プロセッサアドレスバス４１１から
の入出力アドレスをシステムアドレスバス４１７に出力
する。又、入出力ドライバ６０４は、システム制御バス
４１８に、システムバス１１３の仕様で定められた制御
出力信号６２６を出力する。

【００４７】セレクタ回路６１５は、プロセッサアドレ
スバス４１１とシステムアドレスバス４１７からアドレ
スが入力され、メモリバス１１２へのアクセスが生じた
場合に、いずれか一方を選択してメモリアドレスバス４
１４に出力する。メモリ制御信号生成部６１６は、コー
ド変換回路として機能し、デコーダ回路６１４が出力す
るメモリ制御コード６２３をメモリバス１１２の仕様で
定められたメモリ制御信号に変換してメモリ制御バス４
１５に出力する。データパス制御信号生成部６１７もコ
ード変換回路として機能し、デコーダ回路６１４が出力
するデータパス制御コード６２４を、データパススイッ
チ４０２に対するデータパス制御信号４２０に変換して
出力する。

【００４８】以上詳述した三叉路接続コントローラ１０
３内のバス・メモリ接続コントローラ４０１は３種のバ
スの接続、切離し、ウェイト等の制御を行うことができ
る。

【００４９】引き続き、上述した三叉路接続コントロー
ラ１０３内の各種データ、信号についての一実施例を図
９〜図１９を用いて詳述する。

【００５０】図９には、バス・メモリ接続コントローラ
４０１からデータパススイッチ４０２へ出力されるデー
タパス制御信号４２０と、それに対応してデコーダ５１
０でデコードされた入出力ドライバ５０７、５０８、５
０９のエネーブル信号５１１、５１２、５１３、データ
セレクタ５０４、５０５、５０６のセレクト信号５１
４、５１５、５１６との関係の一例を示している。同図
中、最上段のマスタ（master）、スレーブ(Ｓlave)、リ
ード／ライト（Ｒead／Ｗrete）の各欄は、データ転送
のマスタ・スレーブ、及びそのデータ転送がマスタから
スレーブに対するリード転送かライト転送かを意味して
いる。最上段の残りの部分には、図５中の上述の信号５
１１〜５１６に対応する信号名を記載した。最上段の最
右欄のＤＴ−ＣＮＴがデータパス制御信号４２０であ
る。このデータパス制御信号（ＤＴ−ＣＮＴ）４２０は
本実施例では３ビットで表わされる。何も転送を行わな
いアイドル状態（Ｉdel）では、ＤＴ−ＣＮＴ４２０は
０（“０００”）である。

【００５１】それぞれのエネーブル信号（ＤＩＲ−Ｐ，
ＤＩＲ−Ｍ，ＤＩＲ−Ｓ）５１１、５１２、５１３は、
入出力ドライバ５０７、５０８、５０９のそれぞれが入
力のとき“０”、出力のとき“１”である。セレクト信
号（ＳＥＬ−Ｐ）５１４は、セレクタ５０４がメモリバ
ス１１２側を選択するとき“０”、システムバス１１３
側を選択するとき“１”である。又、セレクト信号（Ｓ
ＥＬ−Ｍ）５１５は、セレクタ５０５がプロセッサバス
１１１側を選択するとき“０”、システムバス１１３側
を選択するとき“１”である。更に、セレクト信号（Ｓ
ＥＬ−Ｓ）５１６は、セレクタ５０６がプロセッサバス
１１１側を選択するとき“０”、メモリバス１１２側を
選択するとき“１”である。本図により、データパスス
イッチ４０２のデコーダ５１０に入力されるＤＴ−ＣＮ
Ｔ４２０により、データパススイッチ４０２内のセレク
タ５０４〜５０６、入出力ドライバ５０７〜５０９の制
御をそれぞれ実行でき、三種のバスの接続方向制御が可
能となる。

【００５２】次に、本発明における三叉路接続コントロ
ーラ１０３の動作を図４の三叉路接続コントローラ１０
３に接続されるバスを詳細化した図１９の構成図と図１
７、図１８のタイミングチャートを用いて説明する。

【００５３】これらの図において、図１、図４と同一の
符号は同一物を意味している。１９１０、１９１１はそ
れぞれ先のシステムバス接続デバイス１０５に対応する
ＤＭＡマスタＩ／Ｏデバイス、スレーブＩ／Ｏデバイス
を示す。図１９中で、アクノレッジ信号（ＡＣＫ）１９
０２はプロセッサ１０１への応答信号であり、リード時
はデータの確定を、ライト時はデータの取り込みを示
す。

【００５４】ロウアドレスストローブ信号（ＲＡＳ）１
９０３、カラムアドレスストローブ信号（ＣＡＳ）１９
０４、ライトイネーブル信号（ＷＥ）１９０５はそれぞ
れメインメモリ１０４のメモリ制御バス４１５に送られ
るメモリコントロール信号の一部である。アドレス選択
信号（ＡＤ−ＭＰＸ）はバス・メモリ接続コントローラ
４０１の内部信号であり、本信号がハイのときロウアド
レスを、ローのときカラムアドレスを出力するものであ
る。システムバスグランド信号（Ｓ−ＧＮＴ）１９０６
は、システムバス接続デバイス１０５であり、ＤＭＡマ
スタになりうるＩ／Ｏデバイス１９１０にシステムバス
１１３を使用許可を与え、ＤＭＡマスタになることを可
能にするものである。アドレス／データストローブ信号
（Ｓ−ＳＴＢ）１９０７はシステムバスマスタが出力す
るもので、ＤＭＡアクセスのときはＤＭＡマスタＩ／Ｏ
デバイス１９１０が出力し、プロセッサＩ／Ｏアクセス
のときは、バス・メモリ接続コントローラ４０１が出力
し、リード時はアドレスの、ライト時はアドレスとデー
タ両方のそれぞれの確定期間出力される。システムバス
スレーブ応答信号（Ｓ−ＡＣＫ）１９０８は、システム
バススレーブの応答信号であり、ＤＭＡアクセスの時
は、バス・メモリ接続コントローラ４０１が出力し、プ
ロセッサシステムバスＩ／Ｏアクセスの時はスレーブＩ
／Ｏデバイス１９１１が出力する。リード時はデータの
確定と、ライト時はデータの取り込みを示す。Ｓ−ＧＮ
Ｔ１９０６、Ｓ−ＳＴＢ１９０７、Ｓ−ＡＣＫ１９０
８、及びリード／ライトの別を示す信号（Ｓ−ＲＥＡ
Ｄ）１９０９とはシステム制御バス４１８に送られる制
御出力信号６２６に属する。システムバスアドレス（Ｓ
−ＡＤＤ）はシステムアドレスバス４１７に送られる。
なお、システムバスリード／ライト信号（Ｓ−ＲＥＡ
Ｄ）はハイ（Ｈ）のときリードを示す。

【００５５】図１６はバスメモリ接続コントローラ４０
１のシーケンサ６１３の状態遷移の一実施例を示す図で
ある。又、図１０〜図１５は図１６に示した各転送種の
それぞれの状態遷移の複数のステップで出力する信号を
示す図であり、それぞれプロセッサメインメモリリー
ド、プロセッサメインメモリライト、プロセッサシステ
ムバスデバイスリード、プロセッサシステムバスデバイ
スライト、ＤＭＡリード、ＤＭＡライトに対応する。
“○”印が信号のアサートを示し、Ｓ−ＲＥＡＤ１９０
９の“Ｈ”，“Ｌ”はそれぞれ信号値ハイ、ローを出力
する意味である。又、信号名の上部に記載されたバーは
信号が負論理であることを意味する。

【００５６】図１６において、図１２に対応するプロセ
ッサシステムバスデバイス・リードのステップＳ２で
は、システムバススレーブのデータ確定待ちが行われ
る。図１３に対応するプロセッサシステムバスデバイス
ライトのステップＳ３では、ライト応答待ちが行われ
る。図１４に対応するＤＭＡリードのステップＳ１で
は、Ｓ−ＳＴＢ受信待ちが行われ、Ｓ−ＳＴＢを受けた
ときのリード／ライト判定に従って次のステップＳ２へ
の遷移先が定まる。又、ＤＭＡリードのステップＳ８、
ＤＭＡライトのＳ５では、ＤＭＡマスタのＳ−ＳＴＢの
ネゲート待ちが行われる。

【００５７】図９〜図１６により規定される転送のタイ
ムチャートである図１７、図１８のタイムチャート中に
（ ）で示したものは、各々の信号の出力元である。

【００５８】すなわち、（ＢＭＣＣ）はバスメモリ接続
コントローラ４０１が出力することを、又（Ｉ／Ｏ）は
ＤＭＡマスタＩ／Ｏデバイス１９１０、又はプロセッサ
システムバスＩ／Ｏアクセスのスレーブとなったスレー
ブＩ／Ｏデバイス１９１１をそれぞれ示す。

【００５９】さて、図５に示すデータパススイッチ４０
２のラッチ回路５０１、５０２、５０３はエッジトリガ
フリップフロップにより構成され、図１７、図１８に示
すクロック（ＣＬＫ）の立ち上がりでラッチされる。ス
タート信号（ＳＴＡＲＴ）１９０１はプロセッサ１の出
力する転送起動信号であり、これが出力されているクロ
ック（ＣＬＫ）の立ち上がりでアドレスをラッチして使
用する。その他では、Ｍ−ＡＤＤはメモリアドレスバス
４１４に送られるメモリアドレスを示す。又、Ｐ−Ｄat
a，Ｍ−data，Ｓ−dataはそれぞれプロセッサデータバ
ス４１３、メモリデータバス４１６、システムデータバ
ス４１９に送られたデータを、示す。更に、Ｐ−Ｌatc
h，Ｍ−Ｌatch，Ｓ−Ｌatchはそれぞれラッチ５０１、
５０２、５０３にラッチされたデータを示す。

【００６０】図１３で示したプロセッサシステムバスデ
バイスライトのステップＳ３では、Ｓ−ＡＣＫアサート
待ちによるウェイトが１サイクル入っている。又、図１
２で示したプロセッサシステムバスデバイスリードのス
テップＳ２で、Ｓ−ＡＣＫアサート待ちによりウェイト
が２サイクル入っている。そして、図１４に示したＤＭ
ＡリードのステップＳ１でＳ−ＳＴＢアサート待ちによ
るウェイトが１サイクル、ステップＳ３でＳ−ＳＴＢネ
ゲート待ちによるウェイトが１サイクル入っていること
が図１６から明らかである。

【００６１】図１８で、ＤＭＡライトのステップＳ１で
は、やはりＳ−ＳＴＢアサート待ちによるウェイトが１
サイクル入っているが、ステップＳ５でのネゲート待ち
はノーウェイトで実行されている。

【００６２】以上、詳述してきた図９〜図１８に示した
方法で、図４、図５、図６のバスメモリ接続コントロー
ラ４０１、データパススイッチ４０２を動作させること
で、図１に示した三叉路接続コントローラ１０３の一実
施例の動作が理解された。

【００６３】図７に示した四叉路接続コントローラ７０
５などの構成、動作について、ここでは詳述しないが、
上述の三叉路接続コントローラの構成・動作から容易に
理解される。

【００６４】又、上述した図４以下の説明においては、
プロセッサバス１１１、メモリバス１１２、システムバ
ス１１３が全てアドレス・データ分離型バスになってい
るが、本発明は、アドレス・データ多重型バスにも適用
できることは言うまでもない。例えば、プロセッサバス
１１１とシステムバス１１３がアドレス・データ多重化
バスである場合には、図４において、プロセッサアドレ
スバス４１１とプロセッサデータバス４１３、及びシス
テムアドレスバス４１７とシステムデータバス４１９が
各々１本のバスになり、バス・メモリ接続コントローラ
４０１とデータパススイッチ４０２の両方に接続される
ことになる。その他、本発明の基本概念の下、上述した
実施例にかかわらず、数々の変形がなされうることは言
をまたない。

【００６５】以上、詳述してきた本発明によれば、少な
くとも三種のバスの内、任意の二本を連動動作させるこ
とで各バスの使用効率を向上するという効果がある。

【図面の簡単な説明】

【図１】本発明のバスシステムの第１の実施例を示す概
略構成図。

【図２】従来技術のバスシステムの概略構成図。

【図３】従来技術のバスシステムの他の概略構成図。

【図４】本発明の第１の実施例における三叉路接続コン
トローラ１０３の一実施例を示す概略構成図。

【図５】本発明の第１の実施例における三叉路接続コン
トローラ１０３の一実施例におけるデータパススイッチ
４０２の一実施例を示すブロック図。

【図６】本発明の第１の実施例における三叉路接続コン
トローラ１０３の一実施例におけるバス・メモリ接続コ
ントローラ４０１の一実施例を示すブロック図。

【図７】本発明のバスシステムの第２の実施例を示す概
略構成図。

【図８】本発明のバスシステムの第３の実施例を示す概
略構成図。

【図９】図５に示した本発明のデータパススイッチ４０
２内のデコーダ５１０でデコードされるデータパス制御
信号４２０とそのデコード結果の対応を示す図。

【図１０】本発明の実施例におけるプロセッサメインメ
モリリードの場合の状態遷移の各ステップにおけるデー
タパス制御信号４２０と各種信号の関係を示す図。

【図１１】本発明の実施例におけるプロセッサメインメ
モリライトの場合の状態遷移の各ステップにおけるデー
タパス制御信号４２０と各種信号の関係を示す図。

【図１２】本発明の実施例におけるプロセッサシステム
バスデバイスリードの場合の状態遷移の各ステップにお
けるデータパス制御信号４２０と各種信号の関係を示す
図。

【図１３】本発明の実施例におけるプロセッサシステム
バスデバイスライトの場合の状態遷移の各ステップにお
けるデータパス制御信号４２０と各種信号の関係を示す
図。

【図１４】本発明の実施例におけるＤＭＡリードの場合
の状態遷移の各ステップにおけるデータパス制御信号４
２０と各種信号の関係を示す図。

【図１５】本発明の実施例におけるＤＭＡライトの場合
の状態遷移の各ステップにおけるデータパス制御信号４
２０と各種信号の関係を示す図。

【図１６】図６に示すバス・メモリ接続コントローラ４
０１内のシーケンサ６０１の状態遷移の一実施例を示す
遷移図。

【図１７】図９〜図１６により規定されるデータ転送の
一例を示すタイムチャート図。

【図１８】図９〜図１６により規定されるデータ転送の
一例を示す他のタイムチャート図。

【図１９】図１７、図１８にあらわれる信号を示した図
４における三叉路接続コントローラ１０３と各バス１１
１、１１２、１１３との接続を具体的に示した構成図。

【符号の説明】

１０１…Ｎ個のプロセッサ、 １０２…キャッシュメモリシステム、 １０３…三叉路接続コントローラ、 １０４…メインメモリ、 １０５…Ｍ個のシステムバス接続デバイス、 １１１…プロセッサバス、 １１２…メモリバス、 １１３…システムバス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 持田 哲也 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所マイクロエレクトロニ クス機器開発研究所内 (72)発明者 木村 光一 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所マイクロエレクトロニ クス機器開発研究所内 (72)発明者 川口 仁 神奈川県横浜市戸塚区吉田町292番地株 式会社日立製作所マイクロエレクトロニ クス機器開発研究所内 (72)発明者 油野 一晴 茨城県日立市大みか町五丁目２番１号株 式会社日立製作所大みか工場内 (72)発明者 小林 一司 神奈川県海老名市下今泉810番地株式会 社日立製作所オフィスシステム設計開発 センタ内 (56)参考文献 特開 昭60−252978（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 13/36

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサバスと、 前記プロセッサバスに接続されるプロセッサと、 前記プロセッサバスに接続される第一のキャッシュメモ
   リと、 メモリバスと、 前記メモリバスに接続されるメモリと、 システムバスと、 前記システムバスに接続されるデバイスと、 前記プロセッサバス、前記メモリバス及び前記システム
   バスに接続されるコントローラとを有し、 前記コントローラは、 前記プロセッサバス、前記メモリバス及び前記システム
   バスの内、前記プロセッサバス及び前記メモリバスとを
   連動動作させて前記プロセッサから前記メインメモリへ
   および前記メインメモリから前記プロセッサへ第一のデ
   ータを転送する第一の転送モードと、 前記プロセッサバス、前記メモリバス及び前記システム
   バスの内、前記プロセッサバスを独立動作させ前記プロ
   セッサと前記第一のキャッシュメモリとの間で第二のデ
   ータの転送が可能なように前記メモリバスと前記システ
   ムバスとを連動動作させて前記メインメモリから前記デ
   バイスへおよび前記デバイスから前記メインメモリへ第
   三のデータを転送する第二の転送モードと、 前記プロセッサバス、前記メモリバス及び前記システム
   バスの内、前記システムバスと前記プロセッサバスとを
   連動動作させて前記デバイスから前記プロセッサへおよ
   び前記プロセッサから前記デバイスへ第四のデータを転
   送する第三の転送モードとを有することを特徴とする情
   報処理装置。
2. 【請求項２】前記プロセッサを介して前記プロセッサバ
   スに第二のキャッシュメモリが接続されていることを特
   徴とする請求項１記載の情報処理装置。
3. 【請求項３】前記コントローラは、前記第一のデータ、
   前記第二のデータおよび前記第三のデータのうち少なく
   とも１つをラッチするラッチ回路を有することを特徴と
   する請求項１に記載の情報処理装置。