JPH09325936A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH09325936A JPH09325936A JP8162297A JP16229796A JPH09325936A JP H09325936 A JPH09325936 A JP H09325936A JP 8162297 A JP8162297 A JP 8162297A JP 16229796 A JP16229796 A JP 16229796A JP H09325936 A JPH09325936 A JP H09325936A
- Authority
- JP
- Japan
- Prior art keywords
- processing unit
- access
- request signal
- dff
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 ハード処理機能によって高速化を図るための
ＤＭＡ処理時間とＣＰＵによるソフトウエアの実行時間
との時間配分を適切に行うことにより、総合的な処理速
度を向上させる。 【構成】 ＣＰＵあるいはＤＭＡ処理部等の各々の処理
部が共用する外部ＲＡＭ（後述する）のような装置をア
クセスするときのみ、一方の動作を中断させることによ
って、実質的にＣＰＵの動作とＤＭＡによる処理を並行
して実行することにより総合的な処理速度の向上をはか
るように構成する。
ＤＭＡ処理時間とＣＰＵによるソフトウエアの実行時間
との時間配分を適切に行うことにより、総合的な処理速
度を向上させる。 【構成】 ＣＰＵあるいはＤＭＡ処理部等の各々の処理
部が共用する外部ＲＡＭ（後述する）のような装置をア
クセスするときのみ、一方の動作を中断させることによ
って、実質的にＣＰＵの動作とＤＭＡによる処理を並行
して実行することにより総合的な処理速度の向上をはか
るように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置に関
し、特に、ホストコンピュータからイメージデータを転
送して印字する記録装置において印字データの処理を高
速に行うのに適したデータ処理装置に関する。本発明の
データ処理装置は記録装置に用いられるのに適している
ので、以下の説明は記録装置に関連して行うが、本発明
は記録装置に限定されるものではない。
し、特に、ホストコンピュータからイメージデータを転
送して印字する記録装置において印字データの処理を高
速に行うのに適したデータ処理装置に関する。本発明の
データ処理装置は記録装置に用いられるのに適している
ので、以下の説明は記録装置に関連して行うが、本発明
は記録装置に限定されるものではない。
【０００２】
【従来の技術】近年、記録装置の高解像度化と高速化が
進むことによりホストコンピュータから転送される印字
データの量は非常に多くなってきている。この多量の印
字データを処理する方法として、従来、ＣＰＵの高速
化、多ビット化（例えは、８ビットから１６ビットへ、
あるいは３２ビットへ）、またはＤＭＡ（ダイレクトメ
モリアクセス）処理によるデータ処理のハードウエア化
により高速化が図られるようになった。
進むことによりホストコンピュータから転送される印字
データの量は非常に多くなってきている。この多量の印
字データを処理する方法として、従来、ＣＰＵの高速
化、多ビット化（例えは、８ビットから１６ビットへ、
あるいは３２ビットへ）、またはＤＭＡ（ダイレクトメ
モリアクセス）処理によるデータ処理のハードウエア化
により高速化が図られるようになった。
【０００３】
【発明が解決しようとする課題】例えば、図５のような
従来例（従来例１）では、ＤＭＡ処理部が処理を開始す
るときには、ＣＰＵに対してバスの使用権を要求するこ
とによってＣＰＵの動作を停止させ、バスの使用権を得
ることによってＤＭＡを実行する。この場合、ＣＰＵの
動作とＤＭＡによる処理とは交互に動作することにな
り、総合的な処理速度の向上には限界があった。
従来例（従来例１）では、ＤＭＡ処理部が処理を開始す
るときには、ＣＰＵに対してバスの使用権を要求するこ
とによってＣＰＵの動作を停止させ、バスの使用権を得
ることによってＤＭＡを実行する。この場合、ＣＰＵの
動作とＤＭＡによる処理とは交互に動作することにな
り、総合的な処理速度の向上には限界があった。
【０００４】また、図６に示す従来例（従来例２）のよ
うに、ＣＰＵがプログラムＲＯＭのアクセスを行ってい
る間にＤＭＡ処理を行う方式では、ＣＰＵが乗除算のよ
うな処理時間の長い命令を実行している場合にはＤＭＡ
の処理間隔が長くなる等の欠点があった。
うに、ＣＰＵがプログラムＲＯＭのアクセスを行ってい
る間にＤＭＡ処理を行う方式では、ＣＰＵが乗除算のよ
うな処理時間の長い命令を実行している場合にはＤＭＡ
の処理間隔が長くなる等の欠点があった。
【０００５】即ち、従来技術では、ハード処理機能によ
って高速化を図るためのＤＭＡ処理時間とＣＰＵによる
ソフトウエアの実行時間との時間配分の制御が課題にな
っていた。
って高速化を図るためのＤＭＡ処理時間とＣＰＵによる
ソフトウエアの実行時間との時間配分の制御が課題にな
っていた。
【０００６】
【課題を解決するための手段】本発明は、ＣＰＵあるい
はＤＭＡ処理部等の各々の処理部が共用する外部ＲＡＭ
（後述する）のような装置をアクセスするときのみ、一
方の動作を中断させることによって、実質的にＣＰＵの
動作とＤＭＡによる処理を並行して実行することにより
総合的な処理速度の向上をはかるデータ処理装置を提供
するものである。
はＤＭＡ処理部等の各々の処理部が共用する外部ＲＡＭ
（後述する）のような装置をアクセスするときのみ、一
方の動作を中断させることによって、実質的にＣＰＵの
動作とＤＭＡによる処理を並行して実行することにより
総合的な処理速度の向上をはかるデータ処理装置を提供
するものである。
【０００７】
【実施例】次に、本発明の実施例の記録装置のデータ処
理装置を説明する。図１は本発明のデータ処理装置の主
要部を示す回路ブロック図である。図１において、第１
の処理部であるＣＰＵ１と第２の処理部であるＤＭＡ処
理部３は、バス調停回路２によって各々の独立したデー
タ、アドレス等のバス５（ＤＢＵＳ１、ＡＢＵＳ１）、
バス６（ＤＢＵＳ２、ＡＢＵＳ２）の調停、切替えが行
われ、第１、第２の処理部によって共有される外部ＲＡ
Ｍ４のデータ、アドレス等のバス７（ＤＢＵＳ３、ＡＢ
ＵＳ３）に接続される。なお、ＣＰＵ１はその内部にＲ
ＡＭ、ＤＭＡ機能、Ｉ／Ｏ（入出力インターフェース）
等の周辺機能を持ついわゆるワンチップＣＰＵであるこ
とが好ましい。
理装置を説明する。図１は本発明のデータ処理装置の主
要部を示す回路ブロック図である。図１において、第１
の処理部であるＣＰＵ１と第２の処理部であるＤＭＡ処
理部３は、バス調停回路２によって各々の独立したデー
タ、アドレス等のバス５（ＤＢＵＳ１、ＡＢＵＳ１）、
バス６（ＤＢＵＳ２、ＡＢＵＳ２）の調停、切替えが行
われ、第１、第２の処理部によって共有される外部ＲＡ
Ｍ４のデータ、アドレス等のバス７（ＤＢＵＳ３、ＡＢ
ＵＳ３）に接続される。なお、ＣＰＵ１はその内部にＲ
ＡＭ、ＤＭＡ機能、Ｉ／Ｏ（入出力インターフェース）
等の周辺機能を持ついわゆるワンチップＣＰＵであるこ
とが好ましい。
【０００８】また、本発明による記録装置では、ＣＰＵ
１は記録装置の制御（例えばキャリッジモータ、紙送り
モータ、印字制御などの全体の制御）及びＤＭＡ処理部
３の動作モードの設定などの制御を行うものである。
１は記録装置の制御（例えばキャリッジモータ、紙送り
モータ、印字制御などの全体の制御）及びＤＭＡ処理部
３の動作モードの設定などの制御を行うものである。
【０００９】一方、ＤＭＡ処理部３はソフト処理では実
行処理時間により不都合のある処理（例えば、ホストか
らのデータ入力、印字データの変換、印字ヘッドの制
御）をハードによって実行するための処理部である。
行処理時間により不都合のある処理（例えば、ホストか
らのデータ入力、印字データの変換、印字ヘッドの制
御）をハードによって実行するための処理部である。
【００１０】なお、外部ＲＡＭはＣＰＵ１のワーク領
域、印字データの格納処理領域などに共用されるもので
あり、物理的に共用されるのみならず、格納されるデー
タも共用可能なものである。
域、印字データの格納処理領域などに共用されるもので
あり、物理的に共用されるのみならず、格納されるデー
タも共用可能なものである。
【００１１】図２は、本発明のバス調停回路内の動作タ
イミング作成回路を示す回路図である。なお、図２に
は、本発明に特に関連する動作タイミング作成回路のみ
を示している。
イミング作成回路を示す回路図である。なお、図２に
は、本発明に特に関連する動作タイミング作成回路のみ
を示している。
【００１２】図２において、符号２１、２２、２３、２
４で示すものは、Ｄタイプフリップフロップ（ＤＦＦ）
であり、各Ｄタイプフリップフロップ（以下、ＤＦＦ２
１、ＤＦＦ２２、ＤＦＦ２３、ＤＦＦ２４と言う）は、
Ｄ端子（入力端子）、ＣＫ端子（クロック入力端子）、
Ｒ端子（リセット端子）、Ｑ端子（出力端子）、ＱＸ端
子（／Ｑ出力端子）を有している。
４で示すものは、Ｄタイプフリップフロップ（ＤＦＦ）
であり、各Ｄタイプフリップフロップ（以下、ＤＦＦ２
１、ＤＦＦ２２、ＤＦＦ２３、ＤＦＦ２４と言う）は、
Ｄ端子（入力端子）、ＣＫ端子（クロック入力端子）、
Ｒ端子（リセット端子）、Ｑ端子（出力端子）、ＱＸ端
子（／Ｑ出力端子）を有している。
【００１３】また、ＤＦＦに入力される信号またはＤＦ
Ｆから出力される信号は以下の通りである。 （１）ＣＫ：クロック信号であり、バス調停回路２のＤ
ＦＦ２１とＤＦＦ２４は、リセット状態を維持されてい
ないとき、この信号の立上がりで動作され、ＤＦＦ２２
とＤＦＦ２３は、リセット状態に維持されていないと
き、この信号の立下がりで動作される。 （２）ＲＡＭＡＣＳＸ：ＣＰＵ１からバス調停回路２の
ＤＦＦ２１、ＤＦＦ２３のＲ端子に入力される信号で、
ＣＰＵ１の外部ＲＡＭ４へのアクセス要求信号である。 （３）ＤＭＡＲＥＱＸ：ＤＭＡ処理部３からバス調停回
路２のＤＦＦ２２、ＤＦＦ２４のＲ端子に入力される信
号で、ＤＭＡ処理部３の外部ＲＡＭ４へのアクセス要求
信号である。 （４）ＤＭＡＳＴＯＰＸ：バス調停回路２のＤＦＦ２３
のＱＸ端子からＤＭＡ処理部３へ出力される信号で、Ｄ
ＭＡ処理部３へのアクセス停止要求信号である。 （５）ＲＡＭＡＣＫＸ：バス調停回路２のＤＦＦ２１の
ＱＸ端子からＤＭＡ処理部３へ出力される信号で、ＣＰ
Ｕ１が外部ＲＡＭ４を使用中であることを示す信号であ
る。 （６）ＨＯＬＤＲＥＱＸ：バス調停回路２のＤＦＦ２４
のＱＸ端子からＣＰＵ１に出力される信号で、ＣＰＵ１
へのアクセス停止要求信号である。 （７）ＤＭＡＡＣＫＸ：バス調停回路２のＤＦＦ２２の
ＱＸ端子からＤＭＡ３に出力される信号で、ＤＭＡ処理
部３が外部ＲＡＭ４を使用中であることを示す信号であ
る。
Ｆから出力される信号は以下の通りである。 （１）ＣＫ：クロック信号であり、バス調停回路２のＤ
ＦＦ２１とＤＦＦ２４は、リセット状態を維持されてい
ないとき、この信号の立上がりで動作され、ＤＦＦ２２
とＤＦＦ２３は、リセット状態に維持されていないと
き、この信号の立下がりで動作される。 （２）ＲＡＭＡＣＳＸ：ＣＰＵ１からバス調停回路２の
ＤＦＦ２１、ＤＦＦ２３のＲ端子に入力される信号で、
ＣＰＵ１の外部ＲＡＭ４へのアクセス要求信号である。 （３）ＤＭＡＲＥＱＸ：ＤＭＡ処理部３からバス調停回
路２のＤＦＦ２２、ＤＦＦ２４のＲ端子に入力される信
号で、ＤＭＡ処理部３の外部ＲＡＭ４へのアクセス要求
信号である。 （４）ＤＭＡＳＴＯＰＸ：バス調停回路２のＤＦＦ２３
のＱＸ端子からＤＭＡ処理部３へ出力される信号で、Ｄ
ＭＡ処理部３へのアクセス停止要求信号である。 （５）ＲＡＭＡＣＫＸ：バス調停回路２のＤＦＦ２１の
ＱＸ端子からＤＭＡ処理部３へ出力される信号で、ＣＰ
Ｕ１が外部ＲＡＭ４を使用中であることを示す信号であ
る。 （６）ＨＯＬＤＲＥＱＸ：バス調停回路２のＤＦＦ２４
のＱＸ端子からＣＰＵ１に出力される信号で、ＣＰＵ１
へのアクセス停止要求信号である。 （７）ＤＭＡＡＣＫＸ：バス調停回路２のＤＦＦ２２の
ＱＸ端子からＤＭＡ３に出力される信号で、ＤＭＡ処理
部３が外部ＲＡＭ４を使用中であることを示す信号であ
る。
【００１４】図３、図４は、本発明の動作タイミング回
路の動作を説明するためのタイミングチャートである。
図３（Ａ）は、ＤＭＡ処理部３が停止しているときのタ
イミングチャートであり、図３（Ｂ）は、ＤＭＡ処理部
３が動作しているときのタイミングチャートであり、図
４（Ａ）は、ＣＰＵ１が停止しているときのタイミング
チャートであり、図４（Ｂ）は、ＣＰＵ１が動作してい
るときのタイミングチャートである。以下、これらにつ
いて説明する。
路の動作を説明するためのタイミングチャートである。
図３（Ａ）は、ＤＭＡ処理部３が停止しているときのタ
イミングチャートであり、図３（Ｂ）は、ＤＭＡ処理部
３が動作しているときのタイミングチャートであり、図
４（Ａ）は、ＣＰＵ１が停止しているときのタイミング
チャートであり、図４（Ｂ）は、ＣＰＵ１が動作してい
るときのタイミングチャートである。以下、これらにつ
いて説明する。
【００１５】図３（Ａ）において、初期状態では、ＤＭ
Ａ処理部３が停止しているので、ＤＭＡＲＥＱＸは”Ｈ
（ハイ）”であり、ＤＦＦ２２、ＤＦＦ２４はリセット
状態にあり、それらのＤ端子、ＣＫ端子への入力の如何
にかかわらず、ＤＦＦ２２のＱＸ出力（ＤＭＡＡＣＫ
Ｘ）とＤＦＦ２４のＱＸ出力（ＨＯＬＤＲＥＱＸ）と
は”Ｈ”である。また、ＣＰＵ１が外部ＲＡＭ４にアク
セスを行う前はＲＡＭＡＣＳＸは”Ｈ”であるので、Ｄ
ＦＦ２１、ＤＦＦ２３はリセット状態にあり、それらの
Ｄ端子、ＣＫ端子への入力の如何にかかわらず、ＤＦＦ
２１のＱＸ出力（ＲＡＭＡＣＫＸ）とＤＦＦ２３のＱＸ
出力（ＤＭＡＳＴＯＰＸ）とは”Ｈ”である。
Ａ処理部３が停止しているので、ＤＭＡＲＥＱＸは”Ｈ
（ハイ）”であり、ＤＦＦ２２、ＤＦＦ２４はリセット
状態にあり、それらのＤ端子、ＣＫ端子への入力の如何
にかかわらず、ＤＦＦ２２のＱＸ出力（ＤＭＡＡＣＫ
Ｘ）とＤＦＦ２４のＱＸ出力（ＨＯＬＤＲＥＱＸ）と
は”Ｈ”である。また、ＣＰＵ１が外部ＲＡＭ４にアク
セスを行う前はＲＡＭＡＣＳＸは”Ｈ”であるので、Ｄ
ＦＦ２１、ＤＦＦ２３はリセット状態にあり、それらの
Ｄ端子、ＣＫ端子への入力の如何にかかわらず、ＤＦＦ
２１のＱＸ出力（ＲＡＭＡＣＫＸ）とＤＦＦ２３のＱＸ
出力（ＤＭＡＳＴＯＰＸ）とは”Ｈ”である。
【００１６】タイミング（１）で、ＣＰＵ１が外部ＲＡ
Ｍ４のアクセスを行うために、ＲＡＭＡＣＳＸを”Ｌ
（ロー）”とする。
Ｍ４のアクセスを行うために、ＲＡＭＡＣＳＸを”Ｌ
（ロー）”とする。
【００１７】タイミング（２）（その後、入力されるＣ
Ｋ信号の立ち上がり）で、ＤＭＡ処理部３が外部ＲＡＭ
４を使用中か否かを判断するために、ＤＭＡＡＣＫＸ
が”Ｈ”であるか否かを確認する。前述のように、ＤＦ
Ｆ２２のＱＸ出力であるＤＭＡＡＣＫＸが”Ｈ”である
ので、使用中でないと判断できる。具体的には、以下に
説明するように、タイミング（３）においてＲＡＭＡＣ
ＫＸが”Ｈ”から”Ｌ”に変化することによって判断で
きる。
Ｋ信号の立ち上がり）で、ＤＭＡ処理部３が外部ＲＡＭ
４を使用中か否かを判断するために、ＤＭＡＡＣＫＸ
が”Ｈ”であるか否かを確認する。前述のように、ＤＦ
Ｆ２２のＱＸ出力であるＤＭＡＡＣＫＸが”Ｈ”である
ので、使用中でないと判断できる。具体的には、以下に
説明するように、タイミング（３）においてＲＡＭＡＣ
ＫＸが”Ｈ”から”Ｌ”に変化することによって判断で
きる。
【００１８】タイミング（３）（タイミング（２）と同
一タイミング）で、ＲＡＭＡＣＫＸを”Ｌ”にする。詳
細に説明すると、前述のタイミング（１）で、ＤＦＦ２
１のＲ端子に入力されるＲＡＭＡＣＳＸを”Ｌ（ロ
ー）”としたので、ＤＦＦ２１がリセット状態を解除さ
れており（即ち、ＣＫ信号の入力で動作される状態とな
っており）、また、ＤＭＡＡＣＫＸに接続されたＤＦＦ
２１のＤ端子は”Ｈ”であるので、ＣＫ信号の立ち上が
りで、ＤＦＦ２１のＱＸ出力（即ち、ＲＡＭＡＣＫＸ）
は”Ｈ”から”Ｌ”になる。このことにより、ＣＰＵ１
が外部ＲＡＭを使用中であることをＤＭＡ処理部３に知
らせる。
一タイミング）で、ＲＡＭＡＣＫＸを”Ｌ”にする。詳
細に説明すると、前述のタイミング（１）で、ＤＦＦ２
１のＲ端子に入力されるＲＡＭＡＣＳＸを”Ｌ（ロ
ー）”としたので、ＤＦＦ２１がリセット状態を解除さ
れており（即ち、ＣＫ信号の入力で動作される状態とな
っており）、また、ＤＭＡＡＣＫＸに接続されたＤＦＦ
２１のＤ端子は”Ｈ”であるので、ＣＫ信号の立ち上が
りで、ＤＦＦ２１のＱＸ出力（即ち、ＲＡＭＡＣＫＸ）
は”Ｈ”から”Ｌ”になる。このことにより、ＣＰＵ１
が外部ＲＡＭを使用中であることをＤＭＡ処理部３に知
らせる。
【００１９】タイミング（４）で、ＲＡＭＡＣＫＸが”
Ｌ”の期間中、外部ＲＡＭ４へのアクセスが行われ、外
部ＲＡＭ４からアクセスが終了したことを示すＤＣＸ
の”Ｌ”が出力される。また、ＣＰＵ１に対してアクセ
ス期間を延長させるＷＡＩＴの”Ｌ”がバス調停回路に
よってＤＣＸと同じタイミングで出力される。
Ｌ”の期間中、外部ＲＡＭ４へのアクセスが行われ、外
部ＲＡＭ４からアクセスが終了したことを示すＤＣＸ
の”Ｌ”が出力される。また、ＣＰＵ１に対してアクセ
ス期間を延長させるＷＡＩＴの”Ｌ”がバス調停回路に
よってＤＣＸと同じタイミングで出力される。
【００２０】タイミング（５）で、ＲＡＭＡＣＫＸが”
Ｈ”になり、ＣＰＵ１によるアクセスが終了する。
Ｈ”になり、ＣＰＵ１によるアクセスが終了する。
【００２１】なお、ＤＦＦ２３のＱＸ出力であるＤＭＡ
ＳＴＯＰＸは、ＤＦＦ２３のＤ端子にＤＦＦ２２のＱ出
力の”Ｌ”が入力されているので、図示のように、”
Ｈ”状態のままである。
ＳＴＯＰＸは、ＤＦＦ２３のＤ端子にＤＦＦ２２のＱ出
力の”Ｌ”が入力されているので、図示のように、”
Ｈ”状態のままである。
【００２２】図３（Ｂ）において（ＤＭＡ処理部３が動
作しているとき）、初期状態では、ＤＭＡＡＣＫＸは”
Ｌ”である。これは以下の理由による。ＤＭＡ処理部３
が動作しているので、ＤＭＡＲＥＱＸが”Ｌ”であり、
このため、ＤＦＦ２２はＣＫ信号の入力により動作状態
である。また、当初、ＲＡＭＡＣＳＸは”Ｈ”であるの
で、ＤＦＦ２１はリセット状態にあり、したがって、Ｄ
ＦＦ２１のＱＸ出力は”Ｈ”であり、このため、ＤＦＦ
２２のＤ端子は”Ｈ”である。この結果、ＣＫ信号が入
力された立ち下がりの時点で、ＤＦＦ２２のＱＸ出力
（ＤＭＡＡＣＫＸ）は”Ｌ”になっている。また、前述
のように、ＲＡＭＡＣＳＸは”Ｈ”であるので、ＤＦＦ
２１、ＤＦＦ２３はリセット状態にあり、ＤＦＦ２１の
ＱＸ出力（ＲＡＭＡＣＫＸ）とＤＦＦ２３のＱＸ出力
（ＤＭＡＳＴＯＰＸ）は共に”Ｈ”である。
作しているとき）、初期状態では、ＤＭＡＡＣＫＸは”
Ｌ”である。これは以下の理由による。ＤＭＡ処理部３
が動作しているので、ＤＭＡＲＥＱＸが”Ｌ”であり、
このため、ＤＦＦ２２はＣＫ信号の入力により動作状態
である。また、当初、ＲＡＭＡＣＳＸは”Ｈ”であるの
で、ＤＦＦ２１はリセット状態にあり、したがって、Ｄ
ＦＦ２１のＱＸ出力は”Ｈ”であり、このため、ＤＦＦ
２２のＤ端子は”Ｈ”である。この結果、ＣＫ信号が入
力された立ち下がりの時点で、ＤＦＦ２２のＱＸ出力
（ＤＭＡＡＣＫＸ）は”Ｌ”になっている。また、前述
のように、ＲＡＭＡＣＳＸは”Ｈ”であるので、ＤＦＦ
２１、ＤＦＦ２３はリセット状態にあり、ＤＦＦ２１の
ＱＸ出力（ＲＡＭＡＣＫＸ）とＤＦＦ２３のＱＸ出力
（ＤＭＡＳＴＯＰＸ）は共に”Ｈ”である。
【００２３】タイミング（１）で、ＣＰＵ１が外部ＲＡ
Ｍ４のアクセスを行うために、ＲＡＭＡＣＳＸを”Ｌ”
とする。
Ｍ４のアクセスを行うために、ＲＡＭＡＣＳＸを”Ｌ”
とする。
【００２４】タイミング（２）（その後、入力されるＣ
Ｋ信号の立ち上がり）で、ＤＭＡ処理部３が外部ＲＡＭ
４を使用中か否かを判断するために、ＤＭＡＡＣＫＸ
が”Ｌ”であるか否かを確認する。前述のように、ＤＦ
Ｆ２２のＱＸ出力であるＤＭＡＡＣＫＸが”Ｌ”である
ので、使用中であると判断できる。また、ＤＦＦ２１は
前述のタイミング（１）で、ＲＡＭＣＳＸを”Ｌ”とし
てリセットを解除されているものの、Ｄ入力が”Ｌ”で
あるため、Ｑ出力は”Ｌ”のままである。
Ｋ信号の立ち上がり）で、ＤＭＡ処理部３が外部ＲＡＭ
４を使用中か否かを判断するために、ＤＭＡＡＣＫＸ
が”Ｌ”であるか否かを確認する。前述のように、ＤＦ
Ｆ２２のＱＸ出力であるＤＭＡＡＣＫＸが”Ｌ”である
ので、使用中であると判断できる。また、ＤＦＦ２１は
前述のタイミング（１）で、ＲＡＭＣＳＸを”Ｌ”とし
てリセットを解除されているものの、Ｄ入力が”Ｌ”で
あるため、Ｑ出力は”Ｌ”のままである。
【００２５】タイミング（３）（ＣＫ信号の立ち下が
り）で、ＤＭＡＳＴＯＰＸが”Ｈ”から”Ｌ”に変化す
る。詳細に説明すると、前述のタイミング（１）で、Ｄ
ＦＦ２１のＲ端子に入力されるＲＡＭＡＣＳＸを”Ｌ
（ロー）”としたので、ＤＦＦ２３がリセット状態を解
除されており（即ち、ＣＫ信号の立ち下がり入力で動作
される状態となっており）、また、ＤＦＦ２２のＱ端子
に接続されたＤＦＦ２３のＤ端子は”Ｈ”であるので、
ＣＫ信号の立ち下がりで、ＤＦＦ２３のＱＸ出力（即
ち、ＤＭＡＳＴＯＰＸ）は”Ｈ”から”Ｌ”になる。こ
のことにより、ＤＭＡ処理部３の停止を要求する。
り）で、ＤＭＡＳＴＯＰＸが”Ｈ”から”Ｌ”に変化す
る。詳細に説明すると、前述のタイミング（１）で、Ｄ
ＦＦ２１のＲ端子に入力されるＲＡＭＡＣＳＸを”Ｌ
（ロー）”としたので、ＤＦＦ２３がリセット状態を解
除されており（即ち、ＣＫ信号の立ち下がり入力で動作
される状態となっており）、また、ＤＦＦ２２のＱ端子
に接続されたＤＦＦ２３のＤ端子は”Ｈ”であるので、
ＣＫ信号の立ち下がりで、ＤＦＦ２３のＱＸ出力（即
ち、ＤＭＡＳＴＯＰＸ）は”Ｈ”から”Ｌ”になる。こ
のことにより、ＤＭＡ処理部３の停止を要求する。
【００２６】前述のＤＭＡ処理部３の停止の要求により
ＤＭＡ処理部３が停止すると、ＤＭＡＲＥＱＸが”Ｈ”
になるので、ＤＦＦ２２のＱＸ出力（ＤＭＡＡＣＫＸ）
は”Ｈ”となり、例えばタイミング（４）（ＣＫ信号の
立ち下がり）で、ＤＭＡＡＣＫＸが”Ｈ”となったのを
確認する。
ＤＭＡ処理部３が停止すると、ＤＭＡＲＥＱＸが”Ｈ”
になるので、ＤＦＦ２２のＱＸ出力（ＤＭＡＡＣＫＸ）
は”Ｈ”となり、例えばタイミング（４）（ＣＫ信号の
立ち下がり）で、ＤＭＡＡＣＫＸが”Ｈ”となったのを
確認する。
【００２７】タイミング（５）（タイミング（４）と同
一のタイミング）で、前述の図３（Ａ）のタイミング
（３）でＲＡＭＡＣＫＸが”Ｈ”から”Ｌ”になったの
と同様な動作で、ＲＡＭＡＣＫＸが”Ｈ”から”Ｌ”に
なる。このことにより、ＣＰＵ１が外部ＲＡＭ４を使用
中であることをＤＭＡ処理部３に知らせる。
一のタイミング）で、前述の図３（Ａ）のタイミング
（３）でＲＡＭＡＣＫＸが”Ｈ”から”Ｌ”になったの
と同様な動作で、ＲＡＭＡＣＫＸが”Ｈ”から”Ｌ”に
なる。このことにより、ＣＰＵ１が外部ＲＡＭ４を使用
中であることをＤＭＡ処理部３に知らせる。
【００２８】タイミング（６）で（ＣＫ信号の立ち下が
り）、ＤＭＡＳＴＯＰＸを”Ｌ”から”Ｈ”にして、Ｄ
ＭＡ処理部３への停止要求を解除する（この時点では、
ＤＭＡ処理部３が停止しており、ＣＰＵ１によるアクセ
スが可能になっているので）。即ち、タイミング（４）
の時点では、ＤＭＡ処理部３が外部ＲＡＭ４へのアクセ
スを停止しており、ＤＦＦ２２のＱ出力は”Ｈ”から”
Ｌ”に変化しており、このため、ＤＦＦ２３のＤ端子
も”Ｌ”となっている。したがって、前述のＣＫ信号の
立ち下がりで、ＤＭＡＳＴＯＰＸは”Ｌ”から”Ｈ”に
なる。
り）、ＤＭＡＳＴＯＰＸを”Ｌ”から”Ｈ”にして、Ｄ
ＭＡ処理部３への停止要求を解除する（この時点では、
ＤＭＡ処理部３が停止しており、ＣＰＵ１によるアクセ
スが可能になっているので）。即ち、タイミング（４）
の時点では、ＤＭＡ処理部３が外部ＲＡＭ４へのアクセ
スを停止しており、ＤＦＦ２２のＱ出力は”Ｈ”から”
Ｌ”に変化しており、このため、ＤＦＦ２３のＤ端子
も”Ｌ”となっている。したがって、前述のＣＫ信号の
立ち下がりで、ＤＭＡＳＴＯＰＸは”Ｌ”から”Ｈ”に
なる。
【００２９】タイミング（７）で、外部ＲＡＭ４へのア
クセスが行われ、外部ＲＡＭ４からアクセスが終了した
ことを示すＤＣＸの”Ｌ”が出力される。また、ＣＰＵ
１に対してアクセス期間を延長させるＷＡＩＴの”Ｌ”
がバス調停回路によってＤＣＸと同じタイミングで出力
される。
クセスが行われ、外部ＲＡＭ４からアクセスが終了した
ことを示すＤＣＸの”Ｌ”が出力される。また、ＣＰＵ
１に対してアクセス期間を延長させるＷＡＩＴの”Ｌ”
がバス調停回路によってＤＣＸと同じタイミングで出力
される。
【００３０】タイミング（８）で、ＲＡＭＡＣＫＸが”
Ｈ”になり、ＣＰＵ１によるアクセスが終了する。
Ｈ”になり、ＣＰＵ１によるアクセスが終了する。
【００３１】図４（Ａ）において（ＣＰＵ１がアクセス
してないとき）、初期状態では、ＲＭＡＡＣＫＸおよび
ＨＯＬＤＲＥＱＸは”Ｈ”である。
してないとき）、初期状態では、ＲＭＡＡＣＫＸおよび
ＨＯＬＤＲＥＱＸは”Ｈ”である。
【００３２】タイミング（１）で、ＤＭＡ処理部３が外
部ＲＡＭ４のアクセスを行うために、ＤＭＡＲＥＱＸ
を”Ｌ”にする。
部ＲＡＭ４のアクセスを行うために、ＤＭＡＲＥＱＸ
を”Ｌ”にする。
【００３３】タイミング（２）（次のＣＫ信号の立ち下
がり）で、ＲＡＭＡＣＫＸが”Ｈ”であるか否かを確認
し、ＲＡＭＡＣＫＸが”Ｈ”であるので、ＣＰＵ１が外
部ＲＡＭ４を使用中でないと判断する。
がり）で、ＲＡＭＡＣＫＸが”Ｈ”であるか否かを確認
し、ＲＡＭＡＣＫＸが”Ｈ”であるので、ＣＰＵ１が外
部ＲＡＭ４を使用中でないと判断する。
【００３４】タイミング（３）（タイミング（２）と同
一のタイミング）で、ＤＭＡＡＣＫＸを”Ｌ”にする。
即ち、ＤＦＦ２２のＤ端子は”Ｈ”となっており（ＲＡ
ＭＡＣＫＸが”Ｈ”であるため）、またＤＭＡＲＥＱＸ
が”Ｌ”になることによりＤＦＦ２２のリセット状態が
解除されるので、前述の次のＣＫ信号の立ち下がりで、
ＤＭＡＡＣＫＸは”Ｈ”から”Ｌ”となる。これにより
ＤＭＡ処理部３が外部ＲＡＭ４を使用中であることをＣ
ＰＵ１に知らせる。
一のタイミング）で、ＤＭＡＡＣＫＸを”Ｌ”にする。
即ち、ＤＦＦ２２のＤ端子は”Ｈ”となっており（ＲＡ
ＭＡＣＫＸが”Ｈ”であるため）、またＤＭＡＲＥＱＸ
が”Ｌ”になることによりＤＦＦ２２のリセット状態が
解除されるので、前述の次のＣＫ信号の立ち下がりで、
ＤＭＡＡＣＫＸは”Ｈ”から”Ｌ”となる。これにより
ＤＭＡ処理部３が外部ＲＡＭ４を使用中であることをＣ
ＰＵ１に知らせる。
【００３５】タイミング（４）で、外部ＲＡＭ４へのア
クセスが行われ、外部ＲＡＭ４からアクセスが終了した
ことを示すＤＣＸの”Ｌ”が出力される。
クセスが行われ、外部ＲＡＭ４からアクセスが終了した
ことを示すＤＣＸの”Ｌ”が出力される。
【００３６】タイミング（５）で、ＤＭＡＲＥＱＸが”
Ｈ”になり、ＤＭＡ処理部３によるアクセスが終了す
る。
Ｈ”になり、ＤＭＡ処理部３によるアクセスが終了す
る。
【００３７】図４（Ｂ）において（ＣＰＵ１がアクセス
しているとき）、初期状態では、ＲＡＭＡＣＫＸは”
Ｌ”であり、ＤＭＡＡＣＫＸは”Ｈ”であり、ＨＯＬＤ
ＲＥＱＸは”Ｈ”である。
しているとき）、初期状態では、ＲＡＭＡＣＫＸは”
Ｌ”であり、ＤＭＡＡＣＫＸは”Ｈ”であり、ＨＯＬＤ
ＲＥＱＸは”Ｈ”である。
【００３８】タイミング（１）で、ＤＭＡ処理部３が外
部ＲＡＭ４のアクセスを行うために、ＤＭＡＲＥＱＸ
を”Ｌ”にする。
部ＲＡＭ４のアクセスを行うために、ＤＭＡＲＥＱＸ
を”Ｌ”にする。
【００３９】タイミング（２）（次のＣＫ信号の立ち下
がり）で、ＲＡＭＡＣＫＸが”Ｌ”であるか否かを確認
し、ＲＡＭＡＣＫＸが”Ｌ”であるので、ＣＰＵ１が外
部ＲＡＭ４を使用中であると判断する。
がり）で、ＲＡＭＡＣＫＸが”Ｌ”であるか否かを確認
し、ＲＡＭＡＣＫＸが”Ｌ”であるので、ＣＰＵ１が外
部ＲＡＭ４を使用中であると判断する。
【００４０】タイミング（３）（次のＣＫ信号の立ち上
がり）で、ＨＯＬＤＲＥＱＸを”Ｌ”にする。即ち、Ｄ
ＦＦ２４のＤ端子は”Ｈ”となっており（ＤＦＦ２１の
Ｑ出力が”Ｈ”であるため）、またＤＭＡＲＥＱＸが”
Ｌ”になることによりＤＦＦ２４のリセット状態が解除
されるので、前述の次のＣＫ信号の立ち下がりで、ＨＯ
ＬＤＲＥＱＸは”Ｈ”から”Ｌ”となる。このことによ
り、ＣＰＵ１のアクセスの停止を要求する。
がり）で、ＨＯＬＤＲＥＱＸを”Ｌ”にする。即ち、Ｄ
ＦＦ２４のＤ端子は”Ｈ”となっており（ＤＦＦ２１の
Ｑ出力が”Ｈ”であるため）、またＤＭＡＲＥＱＸが”
Ｌ”になることによりＤＦＦ２４のリセット状態が解除
されるので、前述の次のＣＫ信号の立ち下がりで、ＨＯ
ＬＤＲＥＱＸは”Ｈ”から”Ｌ”となる。このことによ
り、ＣＰＵ１のアクセスの停止を要求する。
【００４１】前述のＣＰＵ１のアクセス停止の要求によ
りＣＰＵ１がアクセスを停止すると、ＲＡＭＡＣＳＸ
が”Ｈ”になるので、ＤＦＦ２１のＱＸ出力（ＲＡＭＡ
ＣＫＸ）は”Ｈ”となり、例えばタイミング（４）（Ｃ
Ｋ信号の立ち下がり）で、ＲＡＭＡＣＫＸが”Ｈ”とな
ったのを確認する。
りＣＰＵ１がアクセスを停止すると、ＲＡＭＡＣＳＸ
が”Ｈ”になるので、ＤＦＦ２１のＱＸ出力（ＲＡＭＡ
ＣＫＸ）は”Ｈ”となり、例えばタイミング（４）（Ｃ
Ｋ信号の立ち下がり）で、ＲＡＭＡＣＫＸが”Ｈ”とな
ったのを確認する。
【００４２】タイミング（５）（タイミング（４）と同
一のタイミング）で、前述の図４（Ａ）のタイミング
（３）でＤＭＡＡＣＫＸが”Ｈ”から”Ｌ”になったの
と同様な動作で、ＤＭＡＡＣＫＸが”Ｈ”から”Ｌ”に
なる。このことにより、ＤＭＡ処理部３が外部ＲＡＭ４
を使用中であることをＣＰＵ１に知らせる。
一のタイミング）で、前述の図４（Ａ）のタイミング
（３）でＤＭＡＡＣＫＸが”Ｈ”から”Ｌ”になったの
と同様な動作で、ＤＭＡＡＣＫＸが”Ｈ”から”Ｌ”に
なる。このことにより、ＤＭＡ処理部３が外部ＲＡＭ４
を使用中であることをＣＰＵ１に知らせる。
【００４３】タイミング（６）（タイミング（４）と同
一のタイミング）で，ＨＯＬＤＲＥＱＸを”Ｌ”から”
Ｈ”にして、ＣＰＵ１への停止要求を解除する（この時
点では、ＣＰＵ１が停止しており、ＤＭＡ処理部３によ
るアクセスが可能になっているので）。即ち、タイミン
グ（４）の時点では、ＣＰＵ１が外部ＲＡＭ４へのアク
セスを停止しており、ＤＦＦ２１のＱ出力は”Ｌ”とな
っており、このため、ＤＦＦ２４のＤ端子も”Ｌ”とな
っている。したがって、前述のＣＫ信号の立ち下がり
で、ＨＯＬＤＲＥＱＸは”Ｌ”から”Ｈ”になる。
一のタイミング）で，ＨＯＬＤＲＥＱＸを”Ｌ”から”
Ｈ”にして、ＣＰＵ１への停止要求を解除する（この時
点では、ＣＰＵ１が停止しており、ＤＭＡ処理部３によ
るアクセスが可能になっているので）。即ち、タイミン
グ（４）の時点では、ＣＰＵ１が外部ＲＡＭ４へのアク
セスを停止しており、ＤＦＦ２１のＱ出力は”Ｌ”とな
っており、このため、ＤＦＦ２４のＤ端子も”Ｌ”とな
っている。したがって、前述のＣＫ信号の立ち下がり
で、ＨＯＬＤＲＥＱＸは”Ｌ”から”Ｈ”になる。
【００４４】タイミング（７）で、外部ＲＡＭ４へのア
クセスが行われ、外部ＲＡＭ４からアクセスが終了した
ことを示すＤＣＸの”Ｌ”が出力される。
クセスが行われ、外部ＲＡＭ４からアクセスが終了した
ことを示すＤＣＸの”Ｌ”が出力される。
【００４５】タイミング（８）で、ＤＭＡＲＥＱＸが”
Ｈ”になり、ＤＭＡ処理部３によるアクセスが終了す
る。
Ｈ”になり、ＤＭＡ処理部３によるアクセスが終了す
る。
【００４６】なお、タイミング（６）でＣＰＵ１の停止
要求を解除するタイミングとして、例えば、ＣＰＵが停
止したことを示すＨＯＬＤＸ信号（図示せず）を出力で
きる場合にはこの信号を使用してもよい。
要求を解除するタイミングとして、例えば、ＣＰＵが停
止したことを示すＨＯＬＤＸ信号（図示せず）を出力で
きる場合にはこの信号を使用してもよい。
【００４７】本発明によれば、特にＣＰＵ１が内部にＤ
ＭＡ制御部、入出力機能、ＲＡＭを持ついわゆるワンチ
ップＣＰＵである場合には停止信号であるＨＯＬＤＲＥ
ＱＸをできるだけ早く解除することは処理速度の向上に
有効である。
ＭＡ制御部、入出力機能、ＲＡＭを持ついわゆるワンチ
ップＣＰＵである場合には停止信号であるＨＯＬＤＲＥ
ＱＸをできるだけ早く解除することは処理速度の向上に
有効である。
【００４８】
【発明の効果】本発明では、ＣＰＵあるいはＤＭＡ処理
部等の各々の処理部が共用する外部ＲＡＭのような装置
をアクセスするときのみ、一方の動作を停止させること
によって、実質的にＣＰＵの動作とＤＭＡによる処理を
並行して実行することが可能になり、他方の動作状態に
よる影響を最小限に留め、共用部分の使用効率を向上さ
せることによって処理速度の向上を図ることができる。
部等の各々の処理部が共用する外部ＲＡＭのような装置
をアクセスするときのみ、一方の動作を停止させること
によって、実質的にＣＰＵの動作とＤＭＡによる処理を
並行して実行することが可能になり、他方の動作状態に
よる影響を最小限に留め、共用部分の使用効率を向上さ
せることによって処理速度の向上を図ることができる。
【図１】図１は、図１は本発明のデータ処理装置の主要
部を示す回路ブロック図である。
部を示す回路ブロック図である。
【図２】図２は、本発明のバス調停回路内の動作タイミ
ング作成回路を示す回路図である。
ング作成回路を示す回路図である。
【図３】図３は、本発明の実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】図４は、本発明の実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図５】図５は、従来例（従来例１）の回路ブロック図
である。
である。
【図６】図６は、従来例（従来例２）の回路ブロック図
である。
である。
１ ＣＰＵ ２ バス調停回路 ３ ＤＭＡ処理部 ４ 外部ＲＡＭ ５、６、７ バス ２１、２２、２３、２４ ＤＦＦ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒沼 明 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (4)
- 【請求項１】 独立した第１バスを持つ第１の処理部
と、独立した第２バスを持つ第２の処理部と、さらに第
１の処理部と第２の処理部により共用される第３バスを
持つ第３の処理部と、前記第１バス、第２バス、第３バ
スを相互に論理的に接続するための切り替え手段により
必要なバス間の接続を行うバス調停手段とを有し、第１
の処理部及び第２の処理部は第３のバスを使用中である
ことを示す識別信号を有し、第１の処理部もしくは第２
の処理部が第３の処理部を使用する際、前記バス調停手
段により、他方の前記識別信号をチェックすることによ
り使用の可否を判断し、もし他方が使用中であれば他方
に対して使用の中断を要求すると共に前記識別信号が使
用状態でなくなるのを待ってバスの切り替えを行い、第
３の処理部の使用を開始することを特徴とするデータ処
理装置。 - 【請求項２】 第１の処理部がＣＰＵであり、第２の処
理部がＤＭＡ処理手段であり、第３の処理部が記憶手段
であることを特徴とする請求項１記載のデータ処理装
置。 - 【請求項３】 独立した第１バスを持つ第１の処理部
と、独立した第２バスを持つ第２の処理部と、さらに第
１の処理部と第２の処理部により共用される第３バスを
持つ第３の処理部と、前記第１バス、第２バス、第３バ
スを相互に論理的に接続するための切り替え手段により
必要なバス間の接続を行うバス調停手段とを有し、 前記第１の処理部は、第３の処理部へのアクセスを要求
する第１アクセス要求信号を発生する第１アクセス要求
信号発生手段を有し、 前記第２の処理部は、第３の処理部へのアクセスを要求
する第２アクセス要求信号を発生する第２アクセス要求
信号発生手段を有し、 前記バス調停手段は、前記第１アクセス要求信号発生手
段により発生した第１アクセス要求信号と、前記第２ア
クセス要求信号発生手段により発生した第２アクセス要
求信号が適宜に入力され、第２の処理部へアクセスの停
止を要求する第２アクセス停止要求信号と、第２の処理
部へ第３の処理部が使用中であることを指示する第２使
用中指示信号とを適宜発生して第２の処理部へ出力し、
かつ第１の処理部へアクセスの停止を要求する第１アク
セス停止要求信号と、第１の処理部へ第３の処理部が使
用中であることを指示する第１使用中指示信号とを適宜
発生して第１の処理部へ出力するように構成されてお
り、 前記第１の処理部の第１アクセス要求信号発生手段から
第１アクセス要求信号が前記バス調停手段に入力された
とき、 前記第２の処理部が動作中でない場合、前記第２使用中
指示信号を発生し、また、 前記第２の処理部が動作中である場合、前記第２アクセ
ス停止要求信号を発生し、第２の処理部が動作中でなく
なった時点で前記第２使用中指示信号を発生すると共に
前記第２使用中指示信号の発生を停止し、 前記第２の処理部の第２アクセス要求信号発生手段から
第２アクセス要求信号が前記バス調停手段に入力された
とき、 前記第１の処理部が動作中でない場合、前記第１使用中
指示信号を発生し、また、 前記第１の処理部が動作中である場合、前記第１アクセ
ス停止要求信号を発生し、第１の処理部が動作中でなく
なった時点で前記第１使用中指示信号を発生すると共に
前記第１使用中指示信号の発生を停止する、 ことを特徴とするデータ処理装置。 - 【請求項４】 請求項３記載のデータ処理装置におい
て、前記バス調停手段は、４つのＤＦＦ（Ｄタイプフリ
ップフロップ）を含み、 前記第１アクセス要求信号は、第１、第３のＤＦＦのＲ
端子に入力され、 前記第２アクセス要求信号は、第２、第４のＤＦＦのＲ
端子に入力され、 前記第１アクセス停止要求信号は、第１のＤＦＦのＱＸ
端子から出力され、 前記第１使用中指示信号は、第３のＤＦＦのＱＸ端子か
ら出力され、 前記第２アクセス停止要求信号は、第２のＤＦＦのＱＸ
端子から出力され、 前記第２使用中指示信号は、第４のＤＦＦのＱＸ端子か
ら出力され、 前記第１のＤＦＦのＤ端子は、第２のＤＦＦのＱＸ端子
に接続されており、 前記第１のＤＦＦのＱ端子は、第４のＤＦＦのＤ端子に
接続されており、 前記第１のＤＦＦのＱＸ端子は、第２のＤＦＦのＤ端子
に接続されており、 前記第２のＤＦＦのＱ端子は、第３のＤＦＦのＤ端子に
接続されている、 ことを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162297A JPH09325936A (ja) | 1996-06-03 | 1996-06-03 | データ処理装置 |
| US08/865,057 US6122699A (en) | 1996-06-03 | 1997-05-29 | Data processing apparatus with bus intervention means for controlling interconnection of plural busses |
| DE69732196T DE69732196D1 (de) | 1996-06-03 | 1997-06-02 | Buszugriffsmittel für Datenverarbeitungsgerät |
| EP97108802A EP0811923B1 (en) | 1996-06-03 | 1997-06-02 | Bus access means for data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8162297A JPH09325936A (ja) | 1996-06-03 | 1996-06-03 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325936A true JPH09325936A (ja) | 1997-12-16 |
Family
ID=15751825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8162297A Pending JPH09325936A (ja) | 1996-06-03 | 1996-06-03 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325936A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415852A (ja) * | 1990-05-09 | 1992-01-21 | Oki Electric Ind Co Ltd | バスインタフェイス制御装置 |
| JPH04227557A (ja) * | 1990-06-04 | 1992-08-17 | Hitachi Ltd | 情報処理装置 |
-
1996
- 1996-06-03 JP JP8162297A patent/JPH09325936A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0415852A (ja) * | 1990-05-09 | 1992-01-21 | Oki Electric Ind Co Ltd | バスインタフェイス制御装置 |
| JPH04227557A (ja) * | 1990-06-04 | 1992-08-17 | Hitachi Ltd | 情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01237864A (ja) | Ｄｍａ転送制御装置 | |
| JPH1063610A (ja) | Ｄｍａ機能を備えたデータ処理装置 | |
| JP4829408B2 (ja) | 画像処理方法及び画像処理装置 | |
| JPH0556548B2 (ja) | ||
| US6122699A (en) | Data processing apparatus with bus intervention means for controlling interconnection of plural busses | |
| US20060047866A1 (en) | Computer system having direct memory access controller | |
| JPH09325936A (ja) | データ処理装置 | |
| JP7468112B2 (ja) | インタフェース回路およびインタフェース回路の制御方法 | |
| JP4151362B2 (ja) | バス調停方式、データ転送装置、及びバス調停方法 | |
| US4259717A (en) | Information processor | |
| JPH10320349A (ja) | プロセッサ及び当該プロセッサを用いるデータ転送システム | |
| JP3240863B2 (ja) | 調停回路 | |
| JP2001014266A (ja) | Ｄｍａ転送回路およびｄｍａ転送方法 | |
| WO1992006432A1 (en) | Device for controlling bus | |
| JPS6240565A (ja) | メモリ制御方式 | |
| US20030177229A1 (en) | Microcomputer, bus control circuit, and data access method for a microcomputer | |
| JPH06332848A (ja) | データ転送方式 | |
| EP0454096B1 (en) | Interrupt control circuit and microcomputer system comprising the same | |
| JP2002269026A (ja) | マイクロコンピュータ装置 | |
| JP2615504B2 (ja) | マイクロコントローラ | |
| JPH05120202A (ja) | Ｄｍａ制御方式 | |
| JPS6336543B2 (ja) | ||
| JPS6341973A (ja) | マルチプロセツサシステム | |
| JPH05120205A (ja) | Ｄｍａ転送用アドレス変換装置付きプロセツサシステムおよびｄｍａ転送方法 | |
| JPH01291353A (ja) | データ転送制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |