JPH0415852A - バスインタフェイス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、異なるバスが存在して、両方のバスにまたが
る動作を行なう情報処理装置におけるバスインタフェイ
ス制御装置に係り、特に、両方のバスにつながるバスマ
スタが同時に相手方のバスにつながるバススレーブをア
クセスしようとしたときでも、円滑に動作することを保
証する、ハスインタフェイス制御装置に関するものであ
る。

［従来の技術］ 第２図は従来技術によるバスインタフェイス制御装置を
含む情報処理装置の機能ブロック図である。

なお、図中、符号末尾にＡ、Ｂを付しているが、これは
２つのハスＡまたはＢの何れかに接続されていることを
意味する。また、ブロック内では単にＡ、Ｂを付して区
別した。これらの表記法は、後述する本実施例にも共通
する。

バスＡにはプロセッサ２１Ａ、１記［２２Ａ。

バス監視装置２６Ａが、またバスＢにはプロセッサ２１
Ｂ、主記憶２２Ｂ、バス監視装置２６Ｂがそれぞれ接続
されている。

また、バスＡ、Ｂ間には双方向のアクセスを可能にする
ためにバスインタフェイス制御装置２３が介設されてい
る。このバスインタフェイス制御装置２３は、スレーブ
動作コントローラ２４Ａおよびマスク動作コントローラ
２５Ｂから成る−組みのコントローラ対と、スレーブ動
作コントローラ２４Ｂおよびマスタ動作コントローラ２
５Ａから成る他の−組みのコントローラ対とから構成さ
れている。

さて、両方のバスＡ、Ｂに接続されたプロセッサ２１Ａ
、２１Ｂが、同時に、互いに相手方のバスＡ、Ｂにつな
がる主記憶２２Ａ、２２Ｂをアクセスしようとしたとき
には、どちらのプロセッサ２１Ａ、２１Ｂも相手側のバ
スＡ、Ｂが開放されるのを待たなければならない。この
ため情報処理装置の動作か停止してしまう。通常、この
状態をデッドロックと言う。また、アクセスする側とな
るプロセッサ２１Ａ、２１Ｂのことをバスマスタ、アク
セスされる側となる主記憶２２Ａ、２２Ｂのことをバス
スレーブと呼ぶ。

このように、２つのバスマスタから同時にアクセスされ
るとデッドロックが生じるが、上述した従来構成のバス
インクフェイス制御装置２３においては、次のようにし
てこのテッドロックを回避していた。　両方のバスＡ、
Ｂにあるバス監視装置２６Ａ、２６Ｂにおいてバス使用
時間を計測することにより、バスタイムアウト信号を生
成する。

この信号によりバスタイムアウト信号か生成されたバス
のバスマスタに対してハスを開放するように要求し、バ
スマスタはこのバスタイムアウト信号を認識するとバス
を開放する。これによりデッドロックが回避される。

［発明が解決しようとする課題］ しかしながら、上述した従来技術を用いた方法では、バ
スタイムアウトになるまでの時間とちらのバスも使用さ
れないため、バスの利用効率が低下するという問題があ
った。

また、バス監視装置では、バスマスタが出力するアドレ
スに対して応答するバススレーブがない場合でも、バス
タイムアウト信号を出力する。このため、ハスタイムア
ウト情報を受は取ったプロセッサは、もう一つのバスか
開放されなかったためにバスタイムアウトになったのか
、応答するハススレーブがなかったためにバスタイムア
ウトになったのかの区別ができないという問題かあった
。

本発明の目的は、両方のバスマスタからアクセスかあっ
たときは、バス監視装置によらず、いづれか一つ又は両
方のバスアクセスを中止することによって、上記した従
来技術の問題点をｐ！Ｉ消して、バス利用効率を低下す
ることなく円滑に動作することを保証し、かつ、一方の
バスアクセスが中止されたときにバスマスタが中止され
た理由を一意に識別することが可能な優れたバスインタ
フェイス制御装置を提供することにある。

［課題を解決するための手段］ 本発明は、異なるバスに接続され、一方のバスに接続さ
れたバスマスタの要求により、他方のハスに接続されて
いるバススレーブに対してアクセスする機能を有すると
共に、前記バススレーブが接続されている他方のバスに
接続されたバスマスタの要求により、前記バスマスタが
接続されている一方のバスに接続されたバススレーブに
対してアクセスする機能を有する情報処理装置において
、両方のバスのバスマスタからアクセスされていること
を認識する手段と、両方のバスのバスマスタからアクセ
スされていることを認識したときに、一方または他方に
接続されているバスマスタのいずれか一つ又は両方のバ
スマスタに対してバスを開放することを要求する手段と
を有するものである。

ここで、異なるバスは２本または３本以上でもよく、３
本以上の場合において、両方のバスのバスマスタからア
クセスされているということは、２本のバスのバスマス
タからアクセスされている場合の他に、３本以上のバス
のバスマスタからアクセスされている場合を含む。

また、一方または他方に接続されているパスマスタのい
ずれか一つ又は両方のバスマスタに対してバスを開放す
ることを要求する手段としては、両方のバスのどちらに
対してもバススレーブとして動作していることを認識す
るバス競合認識部が好適であり、このバス競合認識部が
、両方のバスのバスマスタか共に相手方のバスにアクセ
スしようとしていることを認識すると、バススレーブと
して動作するために設けられているスレーブ動作コント
ローラのとちらか一つ又は両方に対して、ハスマスタに
対してハスを開放するように要求することを指示するこ
とか望ましい。

［作用］ 両方のバスに接続されたハスマスタか同時に相手方のバ
スにつながるハススレーブをアクセスしようとすると、
認識手段か両方のバスマスタからアクセスされているこ
とを認識する。

すると、認識手段から認識結果か出力され、その出力か
要求手段に加えられるため、一方または他方に接続され
ているバスマスタのいずれか一つ又は両方のバスマスタ
に対してバスを開放することを要求し、その結果、要求
されたバスが開放される。

いずれか一つのバスが開放されると、開放要求の出され
なかったバス側に接続されているバスマスタからのアク
セスが実行され、両方のバスが開放されると、バス監視
装置によるバスタイムアウトとは関係無く、いずれかの
バスマスタかう次のアクセスがなされるまで待機状態に
はいる。

従って、競合か生じてもいずれか一つのバスが使用され
るか、またはいずれも使用されない場合でもバスタイム
アウト情報を待つことなく、次のアクセスかなされると
待機状態にあったバスか使用されるため、バスタイムア
ウト情報を受は取るまで、とちらのバスマスタも相手側
のバスが開放されるのを待つというような非効率的なこ
とはなくなる。

また、要求手段によりバス開放要求が出された場合、そ
の開放要求の原因は認識手段によって認識されているの
で、その原因か分からずに、次のアクセスかできなくな
るというようなこともない。

［実施例］ 以下、本発明の一実施例について図面を参照しなから説
明する。

第１図は本発明の一実施例を示す情報処理装置のブロッ
ク図である。情報処理装置は、２つの異なるバスＡ、Ｂ
と、これらのバスＡ、Ｂにそれぞれ接続されるプロセッ
サ１１Ａ、主記憶１２Ａおよびプロセッサ１１Ｂ、主記
憶１２Ｂと、ハスＡ。

８間に設けられるバスインタフェイス制御装置１３とか
ら主に構成されている。なお、ハス監視装置は省略しで
ある。

このバスインタフェイス制御装置１３は、プロセッサＩ
ＩＡがハスへのハスマスタになり、ハスＢの主記憶１２
Ｂをアクセスする際に、バスインタフェイス制御装置１
３かバスＡに対シテスレーブとなるためのスレーブ動作
コントローラ＋４Ａと、同しくハスインタフェイス制御
装置１３かバスＢに対してバスマスタとなるためのマス
ク動作コントローラ１５Ｂとを有する。

さらに、フロセッサＩＩＢがバスＡのバスマスタになり
、バスＡの主記憶１２Ａをアクセスする際に、ハスイン
タフェイス制御装置１３がバスＢに対してスレーブとな
るためのスレーブ動作コントローラ１４Ｂと、同じくバ
スインタフェイス制御装置１３かバスＡに対してバスマ
スタとなるためのマスク動作コントローラ１５Ａとを有
する。

そして、さらにハスインタフェイス制御装置１３が、ハ
スＡおよびハスＢのどちらに対してもバススレーブとし
て動作していることを認識するためのハス競合認識部１
６を有している。このハス競合認識部１６はスレーブ動
作コントローラ１４Ａおよび１４Ｂからの信号を受は取
ることにより、上記認識を行うように構成されている。

第５図は第１図に示すバスインタフェイス制御装置１３
の競合時の動作を示すタイミング図である。

図中、ＢＳＹ−Ａ＊　（＊は不論理の信号線を示す。以
下、同じ）はバスＡが使用中であることを示し、ＡＳ−
Ａ　＊はバスＡにアドレスか出力されていることを示す
。また、ＤＳ−Ａ＊はバスＡにテークか出力されている
ことを示し、ＡＤＲＳ−＾はバスＡのアドレスを、ＤＡ
ＴＡ−人はバスＡのデータをそれぞれ示す。さらにＡＣ
Ｋ−Ａ＊はバスＡのバススレーブがバスマスタに対して
バスアクセスを終了させてもよいことを示す。

同様にＢＳＹ−Ｂ　＊はバスＢが使用中であることを示
し、ＡＳ−ＩｎはバスＢにアドレスが出力されているこ
とを示す。また、ＤＳ−Ｂ＊はバスＢにデータか出力さ
れていることを示し、ＡＤＲＳ−ＢはバスＢのアドレス
を、ＤＡＴＡ−ＢはバスＢのデータをそれぞれ示す。さ
らに＾ＣＫ−Ｂ＊はバスＢのバススレーブがノ＼スマス
タに対してバスアクセスを終了させてもよいことを示す
。

なお、５ＴＳ−ＡはプロセッサＩＩＡからのアクセスに
対しての競合を示し、Ｃ０ＮＦＬＩＣＴ＊は両方のハス
Ａ、Ｂからのアクセスか共に行われていることを示して
いる。

なお、第１図中に、これら各信号の伝達方向を矢印で示
し、その矢印に付した符号で信号の種類を特定しである
。

ここで、競合時にあるこれらのバス信号の動作の説明に
入る前に、その理解を容易にするために、共通のバスタ
イミングを示す第３図と、非競合時のハスタイミングを
示す第４図とについて説明しておくことにする。

第３図はバスＡ、Ｂに共通した一般的なバスタイミング
を示す。ＢＳＹ＊をアサートしてバスが使用中であるこ
とを示した後、Ａ、ＤＲ３にアドレスを出力してＡＳ＊
をアサートする。さらにアクセスが書き込みの場合はＤ
ＡＴＡにデータを出力してＤＳ＊をアサ−トスる。ハス
スレーブかＡＣＫ＊をアサートしてデータを受は取った
ことを示すと、ＡＳ＊、ＤＳ＊をネゲートすると共にＡ
ＤＲＳ、　ＤＡＴＡの出力を止め、ＢＳＹ＊をネゲート
する。

第４図はハスＢに接続されたプロセッサ１１ＢがバスＡ
に接続されている主記憶１２Ａに書き込みアクセスする
とき、即ちアクセスか競合しない時（通常時）について
のバスタイミングを示す。

プロセッサＩＩＢかＢＳＹ−Ｂ＊、ＡＳ−Ｂ＊、ＡＤＲ
Ｓ−Ｂ。

ＤＳ−Ｂ＊をアサートして、バスインタフェイス制御装
置１３に対してバスＡに接続されている主記憶１２Ａに
書き込みアクセスすることを要求すると、バスインタフ
ェイス制御装置１３内のスレーブ動作コントローラ１４
Ｂがこれを認識し、同じ（バスインタフェイス制御装置
１３内のマスク動作コントローラ１５ＡにハスＡにアク
セスするよう要求する。

マスク動作コントローラ１５ＡはハスＡのＢＳＹＡ＊、
ＡＳ−Ａ　＊、＾ＤＲ３−Ａ、　ＤＳ−Ａ＊、ＤＡＴＡ
−Ａをアサートして主記憶１２Ａをアクセスする。主記
憶１２ＡかＡＣＫ−＾＊をアサートして書き込みか行わ
れたことをバスインタフェイス制御装置１３に対して通
知すると、バスインタフェイス制御装置１３内のマスク
動作コントローラ１５ＡはＡＳ−Ａ　＊、＾ＤＲ３Ａ、
　ＤＳ−＾＊、ＤＡＴＡ−人をネゲートすると共に、Ａ
ＣＫＢ本をアサートしてブロモ・ノサＩＩＢに対して書
き込みが行われたことを通知する。

プロセッサＩＩＢはＡＳ−Ｂ　＊、ＡＤＲＳ−ＢＳＤＳ
−Ｂ＊、ＤＡＴＡ−Ｂをネゲートし、さら（こＢＳＹ−
Ｂ＊をネゲートすることによりプロセッサＩＩＢのバス
Ｂに対するアクセスが終了する。また、バスインタフェ
イス制御装置１３内のマスク動作コントローラ１５Ａか
ＢＳＹ−Ａ＊をネゲートすることによりバスインタフェ
イス制御装置１３のバス八に対するアクセスが終了する
。

さて、第５図はブロモ、すＩＩＡがバスＡを介してハス
インクフェイス制御装置１３をアクセスし、さらにハス
Ｂに接続された主記憶１２Ｂにアクセスする動作と、ブ
ロモ、すＩＩＢかハスＢを介してバスインタフェイス制
御装置１３をアクセスし、さらにハスＡに接続された主
記憶１２Ａにアクセスする動作とか同時に発生したとき
、すなわち競合時のハスインクフェイス制御装置１３の
動作を示す。ここては、フロセッサＩＩＢのアクセスか
優先され、フロセッサＩＩＡにハスの開放要求を出す場
合が述へられている。

先ず始めに、プロセッサＡがＢＳＹ−Ａ＊、ＡＳ−Ａ　
＊、ＡＤＲＳ−Ａ、　ＤＳ−Ａ＊、ＤＡＴＡ−Ａをアサ
ートして、ハスインタフェイス制御装置１３に対してバ
スＢに接続されている主記憶１２Ｂに書き込みアクセス
することを要求する。これと同時に、プロセッサ１１Ｂ
がＢＳＹ−Ｂ＊、ＡＳ−Ｂ＊、＾ＤＲ５−Ｂ、　ＤＳ−
Ｂ＊、ＤＡＴＡ−Ｂをアサートして、バスインタフェイ
ス制御装置１３に対してバスＡに接続されている主記憶
１２Ａに書き込みのアクセスすることを要求する。

すると、バスインタフェイス制御装置１３内のスレーブ
動作コントローラ１４Ａとスレーブ動作コントローラ１
４Ｂはハス競合認識部１６に各バスからのアクセスが行
なわれていることを通知する。バス競合認識部１６は両
方のハスＡ、Ｂからのアクセスか共に行なわれているこ
とを認識した場合、両方のバスＡ、Ｂからのアクセスか
共に行なわれていることを示す信号Ｃ０ＮＦＬＩＣＴ＊
をスレーブ動作コントローラ１４Ａに対してアサートす
る。

信号Ｃ０ＮＦＬＩＣＴ＊をアサートされたススレープ動
作コントローラ１４Ａは、バスＡのバスマスタであるブ
ロモ、すＩＩＡに対して速やかにハスを開放することを
要求するようバス競合信号５ＴＳ−Ａを用いてハス競合
を示す。

ハス競合信号５ＴＳ−Ａを受は取ったバスマスタである
プロセッサＩＩＡが速やかにバスを開放することにより
、バスインタフェイス制御装置１３がＢＳＹ−Ａ　＊、
ＡＳ−Ａ＊、ＡＤＲＳ−Ａ、　ＤＳ−Ａ＊、ＤＡＴＡ−
Ａをアサートして、バスへのバスマスタになり、フロセ
ッサＩＩＢから要求されている主記憶１２Ａへのアクセ
スを行なう。

主記憶１２ＡがＡＣＫ−Ａ＊をアサートして書き込みが
行なわれたことをバスインタフェイス制御装置１３に対
して通知すると、バスインタフェイス制御装置１３はＡ
Ｓ−Ａ　＊、＾ＤＲ８−Ａ、　ＤＳ−Ａ＊、ＤＡＴＡ−
Ａをネゲートすると共に、ＡＣＫ−Ｂ＊をアサートして
ブロモ、すＩＩＢに対して書き込みが行なわれことを通
知する。

この通知を受けたプロセッサＩＩＢはＡＳ−Ｂ＊、ＡＤ
ＲＳ−ＢＸＤＳ−Ｂ＊、ＤＡＴＡ−Ｂをネゲートし、さ
らにＢＳＹ−Ｂ＊をネゲートすることによりプロセッサ
１１ＢのバスＢに対するアクセスが終了する。また、ハ
スインタフェイス制御装置１３がＢＳＹ−Ａ＊をネゲー
トすることによりバスインクフェイス制御装置１３のバ
スＡに対するアクセスか終了する。

そして、バスインタフェイス制御装置１３がバスＡを開
放することにより、プロセッサＩＩＡは再度主記憶１２
Ｂへのアクセスを開始することが出来る。

以上述へたように本実施例によれば、両方のバスのどち
らに対してもバススレーブとして動作していることを認
識するバス競合認識部を設けて、両方のハスから同時に
アクセスか行われていることを認識したとき、一方のバ
スマスタに対してバスを開放するようにしたので、両方
のハスマスタから同時にアクセスかあったときでも、一
方のバスが使用されることとなり、したがって、とちら
のバスもバスタイムアウトになるまで使用されず、バス
の利用率か低下するということがない。

さらに、バス競合認識部が競合を認識して、バスインク
フェイス制御装置が５ＴＳ−Ａという信号線を用いてバ
ス競合を示す信号を送信することにより、ブロモ、すは
相手側のハスからの同時アクセスか発生していることを
認識するため、一方のバスアクセスが中止されたときに
バスマスタが中止された理由を一意に識別できる。従っ
て、バスマスタの中止か競合により生じたのか、応答す
るバススレーブがなかったために生じたのかの区別がで
きずに、バスアクセスが再実行できなくなるということ
もなくなる。

なお、上記実施例では書込み動作について説明したか、
本発明は書込み動作に限らず読出し動作についても適用
できる。

また、上記実施例てはバスＡおよびハスＢのハスマスク
かアクセス”ｔてあり、またバススレーブか主記憶であ
る場合について説明したか、本発明のハスマスタはフロ
セッサ以外のＤＭＡ転送装置等のバスマスタ機能を有す
るものにも適用され、また、ハススレーブは主記憶以外
のティスフ装置等のハススレーブ機能を有するものにも
適用することかできる。これを示したのが第６図であり
、バスＡまたはＢにはブロモ・ノサ６１Ａ、６１Ｂと主
記憶６２Ａ、６２Ｂ以外に、入出力装置６３Ａ。

６３Ｂ１ディスク装置６４Ａ、６４ＢおよびＤＭＡ転送
装置６５Ａ、６５Ｂが接続されている。

また、上記実施例ではプロセッサ１１Ａからのアクセス
に対してバスインタフェイス制御装置１３が５ＴＳ−Ａ
という信号線を用いてバス競合を示す信号を送信するこ
とにより、プロセッサ１１ＡはバスＢからのアクセスと
の同時アクセスが発生していることを認識し、バスＡを
速やかに開放するものとしているが、本発明ではバスＢ
を開放するためにプロセッサＩＩＢに対して、またはバ
スＡ及びＢを開放するために両方のブロセ、す１１Ａ。

１１Ｂに対してバス競合を示す信号を送信する場合にも
適用できる。これらの適用の選択は優先度等により任意
に決めることか可能である。

さらに本発明はバス競合の通知は５ＴＳ−Ａという信号
線にのみ限られるのではなく、バススレーブがバスマス
タに対して状態を通知するものであれば、いかなる手段
を採用してもよい。

さらに、異なるバスの本数は２本に限定されるものでは
なく、それ以上でも本発明を適用することは可能である
。例えば、３本のバスＡ、Ｂ、Ｃであれば、競合の態様
は２本のハス（Ａ−＋Ｂ、Ｂ→Ａ）で生じる場合も、３
本のバス（Ａ→Ｂ、Ｂ→Ｃ，Ｃ−＋Ａ）で生じる場合も
有り得るが、いずれの場合にも本発明を適用できる。

［発明の効果］ 以上説明したように本発明のバスインタフェイス制御装
置によれば、両方のバスマスタからアクセスか生じても
、バスタイムアウトを待つことなく、いずれか一方のバ
スマスタからのアクセスが可能となるためバス利用効率
か向上し、かつ両方のハスマスクからアクセスかあり、
その結果、方または両方のバスアクセスか中止されたと
きにハスマスクは中止された理由を一意に識別できるの
で、中止されたハスマスタはバスアクセスを再実行する
ことが出来る。

【図面の簡単な説明】

第１図は本発明に関わるバスインタフェイス制御装置を
含む゛情報処理装置の一実施例の機能プロ７り図、第２
図は従来技術によるバスインタフェイス制御装置を含む
情報処理装置の機能プロ、り図、第３図は第４図に示す
バス信号の一方のバスにおける通常の動作を示すための
タイミング図、第４図は第１図に示すバスインクフェイ
ス制御装置においてプロセッサＢが主記憶Ａに書き込み
を行なうときのタイミング図、第５図は本実施例による
バスインクフェイス制御装置の競合動作を示すタイミン
グ図、第６図は本発明に関わるバスインクフェイス制御
装置を含む情報処理装置の一般例を示すブロック図であ
る。 Ａ、Ｂはバス、ＩＩＡ、ＩＩＢはバスマスタとなるプロ
セッサ、１２Ａ、１２Ｂはバススレーブとなる主記憶、
１３はバスインタフェイス制御装置、１４Ａ、１４Ｂは
要求手段としてのスレーブ動作コントローラ、１６は認
識手段としてのバス競合認識部である。 Ｃ０ＮＦＬＩＣＴ＊ へ゛スインタフェイス 非競合時のハ゛スインタフェイス制御装置のタイミング
゛図第４図 Ｃ０ＮＦＬＩＣＴ＊ 競合時のへ゛スインタフェイス制御装置のタイミング゛
図本発明の一般例を示す７゛Ｏｔり図 第６図

Claims (1)

1. 【特許請求の範囲】 異なるバスに接続され、一方のバスに接続されたバスマ
   スタの要求により、他方のバスに接続されているバスス
   レーブに対してアクセスする機能を有すると共に、前記
   バススレーブが接続されている他方のバスに接続された
   バスマスタの要求により、前記バスマスタが接続されて
   いる一方のバスに接続されたバススレーブに対してアク
   セスする機能を有する情報処理装置において、 両方のバスのバスマスタからアクセスされていることを
   認識する手段と、 両方のバスのバスマスタからアクセスされていることを
   認識したときに、一方または他方に接続されているバス
   マスタのいずれか一つ又は両方のバスマスタに対してバ
   スを開放することを要求する手段 とを有することを特徴とするバスインタフェイス制御装
   置。