JPH08241199A - データ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 スレイブ装置が危険のあるものであってもマ
スタおよびスレイブ電子装置の間で的確に通信ができる
ようにする。 【解決手段】 マスタ装置１１はスレイブ装置１２に推
測的にまたは非推測的にアクセスできる。スレイブ装置
１２は危険のない装置であってもよく、読み出しに際し
ステータス変化を示す危険のある装置であってもよい。
マスタ装置１１は要求が推測的であるか非推測的である
かに関する情報を含むアクセス要求を発行し、スレイブ
装置１２はもし該アクセス要求が推測的でありかつスレ
イブ装置１２が危険のあるものであればアクセスが否定
されるという否定応答とともにマスタ装置１１に応答す
る。さもなければ、もしスレイブ装置１２が要求を処理
できれば、肯定応答が送られる。マスタ装置１１が否定
応答を受信すれば、それは肯定応答が受信されるまで更
新されたアクセス要求を再発行し続ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはデータ処
理システムに関し、かつより特定的にはスレイブ装置が
危険にさらされる可能性がある場合のマスタおよびスレ
イブ電子装置の間での通信のための方法および装置に関
する。

【０００２】

【従来の技術】多くの電子的システムにおいては、例え
ば、データ処理システムにおいては、プロセッサのよう
なマスタ装置は、メモリのような１つまたはそれ以上の
スレイブ装置と、該スレイブ装置に格納された命令コマ
ンドのようなデータにアクセスするために通信を行う必
要がある。数多くのシステムにおいては、マスタ装置に
よって行われるアクセス要求は「推測的（ｓｐｅｃｕｌ
ａｔｉｖｅ）」、すなわち要求がマスタ装置が実際に前
の命令を完了するのに先立って行われるが、該要求は必
要とされているデータを見越して行われるものである
か、あるいはマスタ装置によって行われるアクセス要求
は「非推測的（ｎｏｎ−ｓｐｅｃｕｌａｔｉｖｅ）」で
あり、要求が前の命令が完了しかつマスタ装置が新しい
データとともに進行できる用意ができた後に行われるも
ののいずれかになる。

【０００３】例えば、いくつかの知られたデータ処理シ
ステムにおいては、１度にいくつかの命令を実行できる
プロセッサは推測的に引き続く命令をアクセスしかつ実
行されている低速の現在の命令がまだ完了していなくて
も高速のものを実行することができる。そのような場
合、後続のより高速の命令の結果は一時的に記憶されか
つ完了したときにプロセッサによって送出されてはなら
ず、それは該命令の結果は依然として係属中のより低速
の命令の結果に応じてその後の処理に影響を与えること
があるためである。さらに、もしより低速の命令が完了
しなければ、例えば、エラーが発生すれば、より高速の
命令の結果は無視されかつこれらの結果によって影響を
受けたいずれの値もそれらのもとの値にリセットされな
ければならない。

【０００４】

【発明が解決しようとする課題】よく知られているよう
に、いくつかのメモリ装置は読み出されるデータに影響
を与えることなく単に読み出し、またはアクセスする、
ことができる。しかしながら、あるステータスレジスタ
のような、他のより危険のあるメモリ装置を読み出す行
為は読み出されるデータに影響を与えることがある。い
くつかのステータスレジスタはステータスビットが肯定
された状態にある場合に該ステータスレジスタに読み出
すことによりクリアされ、かつ次に所定の値を該ステー
タスレジスタに書き込む。また、いくつかのＦＩＦＯ
（ファーストイン・ファーストアウト）レジスタは読出
しアクセスによってクリアされあるいは進められる。

【０００５】従って、「危険のある（ｈａｚａｒｄｏｕ
ｓ）」装置は格納された情報が読出しアクセスによって
影響を受けることがある装置であり、一方「危険のな
い」装置は格納された情報が読出しアクセスによって影
響されない装置である。従って、もし危険のあるメモリ
装置が推測的にアクセスされかつそのときより低速の前
の命令が完了していなければ、その危険のある装置をそ
のもとの状態（すなわち、その危険のある装置が推測的
アクセスが行われる前に有していた状態）に戻す上で問
題が生じる。

【０００６】従って、本発明の目的は、上記従来例にお
ける問題点に鑑み、危険のある装置への推測的アクセス
をも的確に行うことができるようにすることにある。

【０００７】

【課題を解決するための手段】本発明は危険のある（ｈ
ａｚａｒｄｏｕｓ）装置への推測的アクセスを処理する
ための方法および装置を提供する。本発明はまた、危険
のあるおよび危険のない装置の双方への推測的アクセス
および非推測的アクセスの双方のような、種々の組合わ
せのアクセスを可能にする。本発明の一実施態様では、
マスタ装置は１つまたはそれ以上のスレイブ装置をアク
セスするバスサイクルの間に１つまたはそれ以上のスレ
イブ装置に対し推測的／非推測的信号を提供する。この
推測的／非推測的信号はスレイブ装置に対しその特定の
バスサイクルが推測的であるかあるいは非推測的である
かに関する情報を与える。本発明の別の態様では前記推
測的／非推測的情報を符号化しかつそれをマスタからス
レイブに対し、単一の信号によるよりは、むしろ複数の
信号によって提供する。

【０００８】スレイブ装置は該スレイブがそのアクセス
を受け入れたか否か、あるいはスレイブがそのアクセス
を受け入れていないがマスタは引き続くバスサイクルの
間に再びアクセスを試みることができることを指示する
応答信号をマスタに提供することによって応答する。別
の態様では前記バスサイクルを受け入れるが前記アクセ
スがもはや推測的でなくなるまでそのバスサイクルの完
了を送らせることができる。もしスレイブ装置が危険の
あるものでありかつアクセスが推測的であれば、スレイ
ブ装置は該スレイブがそのアクセスを受け入れないがマ
スタは引き続くバスサイクルの間に再びアクセスを試み
ることができることを指示する応答信号をマスタに提供
する。

【０００９】書込みアクセスは通常スレイブ装置に格納
された値に影響を与えるから、推測的書込みアクセスは
それらが非推測的になるまで常に避けられる。これに対
し、読出しアクセスは通常スレイブ装置に格納された値
に影響を与えず、かつ従ってスレイブ装置が危険のある
ものであるか否かにもとづき選択的に避けるようにされ
る。用語「バス」は、データ、アドレス、制御またはス
テータスのような、１つまたはそれ以上の種々のタイプ
の情報を転送するために使用できる複数の信号または導
体を言及するために使用される。用語「肯定する」およ
び「否定する」は信号、ステータスビット、または同様
の装置を、それぞれ、その論理的に真または論理的に偽
の状態にすることに言及する場合に使用される。もし論
理的に真の状態が論理レベル“１”であれば、論理的に
偽の状態は論理レベル“０”である。また、もし論理的
に真の状態が論理レベル“０”であれば、論理的に偽の
状態は論理レベル“１”である。

【００１０】

【発明の実施の形態】図１は、バス１３によって双方向
的に結合されたマスタ１１および１つまたはそれ以上の
スレイブ装置１２を含むデータ処理システム１０を示
す。バス１３はマスタ１１によってスレイブ１２に導体
１４を介して提供される推測的信号、スレイブ１２によ
ってマスタ１１に導体１５を介して提供されるスレイブ
応答信号、および導体１６によって提供される他の信号
を含む。他の信号１６はすべてマスタ１１からスレイブ
１２に提供されるか、あるいは他の信号１６の内のいく
つかはマスタ１１によって提供され一方残りの他の信号
１６はスレイブ１２によって提供されてもよい。

【００１１】図２は、バス２３によって双方向的に結合
されたマスタ２１および１つまたはそれ以上のスレイブ
装置２２を含むデータ処理システム２０を示す。また、
データ処理システム２０は１つまたはそれ以上のマスタ
２１を含むことができる。もし複数のマスタ２１および
スレイブ２２が含まれれば、バス信号２３はおのおのの
マスタ２１およびおのおののスレイブ２２に結合され
る。図２に示された実施例のみでなく、本発明の任意の
実施例は複数のマスタおよび／または複数のスレイブを
もつことができることに注意を要する。

【００１２】バス２３はマスタ２１によってスレイブ２
２へと導体２４を介して提供される推測的信号、スレイ
ブ２２によってマスタ２１へ導体２５を介して提供され
るアドレスアクノレッジ信号、スレイブ２２によってマ
スタ２１に導体２６を介して提供されるアドレス認識信
号、マスタ２１によってスレイブ２２へと導体２７を介
して提供されるアドレスおよび他のアドレス属性信号、
そして導体２８を介して提供される他の信号を含む。該
他の信号２８はすべてマスタ２１によってスレイブ２２
へと提供されてもよく、あるいは他の信号２８のいくら
かはマスタ２１によって提供され一方残りの他の信号２
８はスレイブ２２によって提供されてもよい。スレイブ
２２はレジスタ３０を含む。

【００１３】図３は、本発明の一実施形態に係わる図２
のデータ処理システム２０の動作を示す。

【００１４】図４は、外部バス５２によって１つまたは
それ以上の外部スレイブ装置５０に双方向的に結合され
た集積回路５４を含むデータ処理システム４０を示す。
集積回路５４はマスタとして動作することができる中央
処理ユニット（ＣＰＵ）４１を含む。集積回路５４はま
た内部バス４３によってＣＰＵ４１に双方向的に結合さ
れたシステム統合ユニット（ＳＩＵ）４２および他のモ
ジュール４９を含む。

【００１５】内部バス４３はＣＰＵ４１によって導体４
４を介してＳＩＵ４２に提供される推測的信号、ＳＩＵ
４２によって導体４５を介してＣＰＵ４１に提供される
アドレスアクノレッジ信号、ＳＩＵ４２によって導体４
６を介してＣＰＵ４１に提供されるアドレス認識信号、
ＣＰＵ４１によって導体４７を介してＳＩＵ４２に提供
されるアドレスおよび他のアドレス属性信号、そして導
体４８を介して提供される他の信号を含む。該他の信号
４８はすべてＣＰＵ４１によって提供されるものとして
もよく、あるいは他の信号４８の内のいくつかはＣＰＵ
４１によって提供され一方他の信号４８の残りのものは
ＳＩＵ４２または他のモジュール４９によって提供され
るよう構成することもできる。

【００１６】図５は、本発明の一実施形態に係わる図４
のシステム統合ユニット（ＳＩＵ）４２を示す。ＳＩＵ
４２は導体（単数または複数）８０を介して比較回路７
８に１つまたはそれ以上のベースアドレス信号を提供す
るレジスタ７０を含む。レジスタ７０はまた導体（単数
または複数）８１を介して１つまたはそれ以上のマスク
信号を比較回路７８に提供する。レジスタ７０は導体８
５および８４を介して制御回路７４および他の回路７６
に結合され、それによってレジスタ７０は内部バス４３
を介して読出しアクセスされかつ書込みアクセスされる
よう構成される。

【００１７】比較回路７８は内部バス４３からアドレス
および他のアドレス属性信号４７を受信し、制御回路７
４から任意選択的に制御信号８５を受信し、かつ導体８
２を介して危険のある信号（ｈａｚａｒｄｏｕｓ ｓｉ
ｇｎａｌ）を回路７９に提供する。回路７９は内部バス
４３から推測的信号４４を受信し、任意選択的に制御回
路７４から制御信号８５を受信し、かつ結果信号を導体
８３を介して制御回路７４に提供する。比較回路７８お
よび回路７９はいっしょになって回路７２を形成し、該
回路７２は任意選択的に制御回路７４から制御信号８５
を受けることができる。

【００１８】制御回路７４はアドレス認識信号（ａｄｄ
ｒｅｓｓ ｒｅｃｏｇｎｉｚｅｄｓｉｇｎａｌ）４６お
よびアドレスアクノレッジ信号４５を内部バス４３に提
供する。制御回路７４は導体８４を介して他の回路７６
に双方向的に結合されている。他の回路７６は内部バス
４３を介して他の信号４８を受信しかつ提供する。他の
回路７６はまた外部バス５２を介して外部バス信号を受
信しかつ提供する。

【００１９】図６は、本発明の一実施形態に係わる図５
のレジスタ７０を示す。１つの実施形態においては、レ
ジスタ７０はレジスタ９０およびレジスタ９１を含む。
レジスタ９０はベースアドレス値を格納するビットフィ
ールド９２を含む。レジスタ９１はマスク値を格納する
ビットフィールド９３を含む。レジスタ７０におけるリ
ザーブと記されたビットフィールドは他の機能のために
確保されている。

【００２０】図７は、ブロック図形式で、本発明の一実
施形態に係わるアドレス値の間の比較を示す。

【００２１】次に、本発明の動作につき説明する。本発
明は危険のある装置への推測的アクセスを取り扱うため
の方法および装置を提供する。

【００２２】推測的アクセスはマスタ装置が実際に前の
命令を完了するのに先立って要求されるアクセスであ
り、該要求は必要とされるデータを見越して行われる。
非推測的アクセスは前の命令が完了しかつマスタ装置が
新しいデータとともに進行する用意ができた後に要求さ
れるアクセスである。一度にいくつかの命令を実行でき
るプロセッサ（例えば、パイプライン方式プロセッサ）
は推測的に引き続く命令をアクセスし、かつ実行されて
いる低速の現在の命令がまだ完了していなくても高速の
ものを実行する。しかしながら、推測的に実行される命
令は決して適切に完了しないかもしれず、かつ従って推
測的にアクセスされるスレイブ装置の状態はそのもとの
状態（すなわち、前記推測的アクセスが行われる前のそ
の状態）に戻される必要があるかもしれない。

【００２３】いくつかのスレイブ装置は、読み出される
データに影響を与えることなく、単に読み出しまたはア
クセスすることができるが、他の、危険のある、スレイ
ブ装置（例えば、ステータスレジスタまたはＦＩＦＯレ
ジスタ）を読み出す行為は読み出されるデータに影響を
与える可能性がある。従って、もし危険のあるスレイブ
装置が推測的にアクセスされかつ次に推測的命令が完了
していなければ、危険のあるスレイブ装置の状態をアク
セスの前の値に戻す上で問題が生じることがある。

【００２４】図１を参照すると、本発明の一実施形態に
おいては、バス１３を介してのマスタ装置１１とスレイ
ブ記憶装置１２との間の通信はマスタ装置１１が信号１
４および１６によってバス１３上に要求を発行する動作
を含む。該要求は該要求が推測的であるかあるいは非推
測的であるかを示す推測的信号１４を含む。該要求はス
レイブ装置１２によって受信される。

【００２５】スレイブ装置１２は読出し動作が読み出さ
れているデータに影響を与えない単純なメモリ形式の装
置であるか、あるいはデータの読出し動作が該データが
変更されたかもしれないかあるいは変更される危険を有
する装置である。もしスレイブ装置１２が単純なメモリ
装置であれば、前記要求が推測的であるか否かは問題で
はなく、かつ従ってスレイブ装置１２はそれが前記要求
を読み取りかつそれを処理するよう進行中であることを
示す肯定応答（ｐｏｓｉｔｉｖｅ ａｃｋｎｏｗｌｅｄ
ｇｍｅｎｔ）をバス１３上に発行し戻すか、あるいは、
例えばそれが他の目的のために使用中でありアクセスを
受けることができないため、現在前記要求を処理できな
いことを示す否定応答（ｎｅｇａｔｉｖｅ ａｃｋｎｏ
ｗｌｅｄｇｍｅｎｔ）を発行する。スレイブ装置１２は
スレイブ応答信号１５によってその応答をマスタ１１に
提供する。

【００２６】マスタ装置１１は次に前記応答（アクノレ
ッジメント）、すなわち、スレイブ応答信号１５、を受
信しかつ信号１５から、（１）要求がスレイブ１２によ
って受け入れられたか、あるいは（２）マスタ装置１１
はマスタ装置１１が前記要求が受け入れられたことを示
す肯定応答を受けるまで前記要求を再発行し続けること
ができるかを判定する。

【００２７】もし、これに対し、スレイブ装置１２が危
険のある装置であれば、それが危険のある装置であるこ
とを知り、該スレイブ装置１２は前記要求が推測的であ
るか否かを判定する。

【００２８】もしスレイブ装置１２が前記要求が推測的
でないと判定すれば、かつもしスレイブ装置がアクセス
に応答するため利用できれば、該スレイブ装置１２はス
レイブ応答信号１５によってバス１３上に肯定応答を発
行し戻す。本発明の一実施形態では、この肯定応答はス
レイブ応答信号１５の肯定（ａｓｓｅｒｔｉｏｎ）であ
る。マスタ１１が肯定応答（すなわち、スレイブ応答信
号１５が肯定されたこと）を受信すれば、マスタ１１は
次にスレイブ装置１２が前記要求を受信したことおよび
スレイブ装置１２が要求されたアクセスのために利用で
きることを知る。

【００２９】もし、何らかの理由により、スレイブ装置
１２が非推測的要求を取り扱うことができなければ、否
定応答がマスタ装置１１に戻され前記要求がそのとき処
理できずかつマスタ装置１１はそれが前記要求が処理で
きることを示す肯定応答を受信するまで前記要求を再発
行し続けることを指示する。

【００３０】もしスレイブ装置１２が前記要求が推測的
であるものと判定すれば、スレイブ装置１２がそれを読
み出すことによってデータが影響を受ける危険のある装
置であることを知り、スレイブ装置１２はそれがビジー
であったかのように同じ否定応答を送信し戻し、かつマ
スタ装置１１は要求を再発行し続ける。しかしながら、
もちろん、ある時点において、マスタ装置１１によって
再発行された要求は該要求が非推測的であることを示す
ため更新される。危険のあるスレイブ装置１２が推測的
要求を受信し続ける限り、それは否定応答を送信し戻し
続ける。しかしながら、前記要求が非推測的であるよう
更新されるやいなや、スイレブ装置１２がそれを処理で
きれば、スレイブ装置１２は肯定応答を送り返す。

【００３１】従って、マスタ装置１１はスレイブ装置１
２が危険のあるものであるか否かを知る必要はない。こ
れはスレイブ装置１２がそれが同じ単純なタイプのもの
であるかあるいは危険のあるタイプのものであるかにか
かわりなく他の装置によって置き換えることができるよ
うにし、マスタ装置１１がスレイブ装置１２の種別を知
るためプログラムされる必要がなく、これに対し数多く
の知られたシステムの場合はマスタ装置１１にはどのメ
モリ装置が単純な形式のものでありかつどれが危険のあ
る、または保護されるべきものであるかを示すメモリマ
ップを備えなければならなかった。スレイブ装置１２
は、メモリ装置、周辺装置、同じ集積回路上の他のモジ
ュール、その他を含む、任意の種別のスレイブ装置とす
ることができる。マスタ１１は、中央処理ユニットのよ
うなデータプロセッサを含む、任意の種別のバスマスタ
とすることができる。他の信号１６はアドレス信号、デ
ータ信号、および種々の制御信号を含むことができる。

【００３２】さらに図１を参照すると、スレイブ装置１
２はスレイブ応答信号１５を肯定することによって肯定
応答を提供する。スレイブ装置１２はスレイブ応答信号
１５を肯定しないことにより、しかしながら代わりにス
レイブ応答信号１５をそのデフォールトの否定された状
態に留めることにより、否定応答を提供する。もしマス
タ１１が肯定応答を受信すれば、該マスタ１１はスレイ
ブ装置１２がバスサイクルを受け入れたことを知りかつ
バスサイクルは通常どおり完了する。しかしながら、も
しマスタ装置１１が否定応答を受信すれば、マスタ装置
１１はスレイブ装置１２がバスサイクルを受け入れなか
ったことを知り、従って、マスタ装置１１は現在のバス
サイクルの間に読出しアクセスを完了せず、代わりにマ
スタ装置１１は将来のバスサイクルの間に読出しアクセ
スを任意選択的に再試行することができる。

【００３３】図２は本発明の別の実施形態を示し、この
実施形態では、スレイブ応答信号は２つの信号、すなわ
ちアドレスアクノレッジ信号２５およびアドレス認識信
号２６を使用して構成される。本発明の別の実施形態で
は、スレイブ装置２２はマスタ装置２１に応答を与える
ためにより多くのまたは異なる信号を使用することがで
きる。アドレスおよび他のアドレス属性信号２７はスレ
イブ装置２２にアドレス値を提供し、ならびに種々のア
ドレス属性信号、例えば、読出し／書込み、スーパバイ
ザ／ユーザ、バスサイクルスタート、およびサイズ、を
提供する。

【００３４】スレイブ２２は、メモリ装置、周辺装置、
同じ集積回路上の他のモジュール、その他を含む任意の
種別のスレイブ装置とすることができる。１つの実施形
態では、スレイブ装置２２はレジスタ３０への読み出し
アクセスがレジスタ３０内のビットの状態を変更する可
能性があるため危険のある装置となる。マスタ装置２１
は、中央処理ユニットのようなデータプロセッサを含
む、任意の種別のバスマスタとすることができる。他の
信号１６はデータ信号および種々の制御信号を含むこと
ができる。

【００３５】図３は、アドレスアクノレッジ信号２５お
よびアドレス認識信号２６（図２を参照）によってスレ
イブ装置２２がマスタ装置２１に伝達する情報を示す。
アドレス認識信号２６のデフォールト状態は否定状態で
ある。もし導体２７の部分上にマスタ２１によって提供
されたアドレス“Ｘ”に何らのスレイブ装置２２も位置
していなければ、応答しかつアドレス認識信号２６を肯
定するスレイブ装置２２はない。もしマスタ装置２１が
アドレス“Ｘ”におけるスレイブ装置へバスサイクルを
開始しかつスレイブ装置がアドレス認識信号２６を肯定
することによって応答しなければ、マスタ装置２１はア
ドレス“Ｘ”にスレイブ装置が配置されていないものと
想定する。もしアドレス認識信号２６がスレイブ装置２
２によって肯定されなければ、アドレスアクノレッジ信
号２５の論理状態はマスタ装置２１によって無視され
る。（すなわち、ドントケアである）。

【００３６】しかしながら、もし導体２７の部分上にマ
スタ２１によって提供されるアドレス“Ｘ”にスレイブ
装置２２が配置されていれば、応答しかつアドレス認識
信号２６を肯定するスレイブ装置２２が存在する。もし
マスタ装置２１がアドレス“Ｘ”におけるスレイブ装置
に対しバスサイクルを開始しかつスレイブ装置がアドレ
ス認識信号２６を肯定することによって応答すれば、マ
スタ装置２１はアドレス“Ｘ”に配置されたスレイブ装
置があるものと想定することになる。

【００３７】もしアドレス認識信号２６が肯定されれ
ば、マスタ装置２１はまたアドレスアクノレッジ信号２
５の論理状態を見ることになる。もしスレイブ装置２２
がアドレスアクノレッジ信号２５を否定された状態に留
めることによって応答すれば、マスタ装置２１はスレイ
ブ装置２２がアクセスを受け入れなかったことおよびマ
スタ装置２１が引き続くバスサイクルの間にアクセスを
再試行できるものと想定する。しかしながら、もしスレ
イブ装置２２がアドレスアクノレッジ信号２５を肯定す
ることによって応答すれば、マスタ装置２１はスレイブ
装置２２が前記アクセスを受け入れたことおよびマスタ
装置２１が現在のバスサイクルとともに継続できるもの
と想定する。

【００３８】図４は、本発明の別の実施形態を示し、こ
の実施形態ではスレイブ装置５０はバスマスタ（すなわ
ち、ＣＰＵ４１）を含む集積回路５４の外部に位置して
いる。本発明のこの実施形態では、ＳＩＵ４２はマスタ
装置（ＣＰＵ４１）とスレイブ装置（外部スレイブ５
０）との間のインタフェースまたはバス媒介手段（ｂｕ
ｓ ｉｎｔｅｒｍｅｄｉａｒｙ）として作用する。ＳＩ
Ｕ４２はすべての要求されるスレイブ応答信号をＣＰＵ
４１に提供し、すなわちアドレスアクノレッジ信号４５
およびアドレス認識信号４６をＣＰＵ４１に提供する。

【００３９】さらに、ＳＩＵ４２はどのアドレス範囲、
かつ従ってどの外部スレイブ装置、が危険がありかつど
れが危険がないかに関する情報をプログラムされてい
る。その結果、外部スレイブ５０は本発明を実施するた
めに特別の回路を必要とせず、代わりに、該特別の回路
はマスタ４１と同じ集積回路上のＳＩＵ４２内に含める
ことができる。従って、外部バス５２は標準的なバスで
ありかつ、外部スレイブ５０のような、危険のあるスレ
イブ装置への推測的アクセスを処理するために何らの新
しい信号または何らの変更をも必要としない。

【００４０】図４に示された実施形態では、マスタ装置
４１もスレイブ装置５０もスレイブ５０が危険のあるも
のであるか否かに関する情報をプログラムされる必要は
ない。ＳＩＵ４２のみがスレイブ装置５０が危険のある
ものであるか否かに関する情報によってプログラムされ
る必要がある。これはスレイブ装置５０がそれが同じ危
険のないものまたは危険のある種別のものであるかにか
かわりなく他の装置によって置き換えることができるよ
うにし、マスタ装置４１がスレイブ装置５０の種別を知
るようプログラムされる必要はない。従って、ＣＰＵ４
１によって実行されるソフトウエアを変える代わりに、
ＳＩＵ４２におけるレジスタのプログラミングの最小限
の変更によって危険のない装置から危険のある装置への
変更、および逆の変更を処理することができるようにな
る。

【００４１】ＣＰＵ４１およびＳＩＵ４２の間のインタ
フェースは図２に示されかつ上に説明したマスタ装置２
１とスレイブ装置２２との間のインタフェースと同様に
動作することができる。ＳＩＵ４２および外部スレイブ
５０の間のインタフェースは標準的な従来技術の外部バ
ス５２を介して行われる。

【００４２】図５および図６は図５のＳＩＵ４２の１つ
の実施形態を示す。ユーザがプログラム可能なレジスタ
７０はベースアドレス値９２およびマスク値９３を記憶
する。本発明の別の実施形態ではレジスタ７０のために
任意の種別の記憶回路を使用することができ、かつベー
スアドレス値９２およびマスク値９３は長さが任意の数
のビットとすることができかつ記憶回路中の任意の場所
に配置できる。さらに、本発明の別の実施形態ではマス
ク値９３なしにベースアドレス値９２を使用することも
できる。

【００４３】本発明の一実施形態では、前記ベースアド
レス値９２およびマスク値９３は図７に示されるように
使用される。ベースアドレス値９２は導体４７を介して
内部バス４３からＳＩＵ４２によって受信されたアドレ
ス値の対応するビットとビットごとのベースで（ｂｉｔ
−ｂｙ−ｂｉｔ ｂａｓｉｓ）比較される。図７に示さ
れた実施形態では、内部バス４３から受信されたアドレ
ス値は長さが３２ビットであり、一方ベースアドレス値
９２は長さが２２ビットである。本発明の別の実施形態
では、ベースアドレス値９２は任意の数のビットとする
ことができる。また、異なるビット様式の（ｂｉｔ−ｗ
ｉｓｅ）マッピングを行うことができ、例えば、ベース
アドレス値のビットＮが内部バスからのアドレス値のビ
ット（Ｎ＋１０）と比較される。

【００４４】図７に示された本発明の実施形態において
は、内部バス４３からのアドレス値とベースアドレス値
９２との間のビット様式の比較に影響を与えるためにマ
スク値９３も使用される。該マスク値９３は実施形態に
応じて種々の方法で前記比較に影響を与えるために使用
できる。１つの実施形態では、前記マスク値はビット様
式のマスクとして使用され、従ってもし前記マスクのビ
ットＮが論理レベル“１”であれば、前記比較は内部バ
ス４３からのアドレス値のビットＮとベースアドレス値
９２のビットＮとの間でイネーブルされる。また、もし
前記マスクのビットＮが論理レベル“０”であれば、前
記比較は内部バス４３からのアドレス値のビットＮとベ
ースアドレス値９２のビットＮとの間でディスエーブル
される。本発明の別の実施形態ではあるビットのビット
様式の比較を選択的にイネーブルしかつディスエーブル
するために前記マスク値９３を他の方法で使用すること
ができる。

【００４５】図７に示された本発明の実施形態において
は、内部バス４３からのアドレス値のビット０〜１５は
常にベースアドレス値９２のビット０〜１５と比較さ
れ、内部バス４３からのアドレス値のビット１６〜２１
はマスク値９３の対応するビットの値に応じてベースア
ドレス値９２のビット０〜１５と任意選択的に比較さ
れ、かつ内部バス４３からのアドレス値のビット２２〜
３２は決していずれか他の値と比較されない。この比較
機構の最終的な影響はユーザがメモリマップを変化する
サイズの複数のブロックにプログラム可能に区分でき、
この場合前記メモリブロックの１つまたはそれ以上が危
険のあるものである。別の実施形態では危険のある装置
に対してメモリブロックを持たないというオプションを
含むことができる。本発明の別の実施形態では種々の異
なる比較機構を使用することができ、図７に示された比
較機構は単に１つの例にすぎない。

【００４６】図５を参照すると、回路７２はレジスタ７
０からベースアドレス値およびマスク値を受信し、かつ
内部バス４３からバスアドレス値および推測的信号を受
信する。比較回路７８はバス４３からの到来アドレスの
一部を前記マスク値によって特定されるベースアドレス
値の部分と比較する。本発明の一実施形態では、回路７
２はまた特定の組のアドレスが危険のあるまたは危険の
ない装置に属するか否かを特定する回路（図示せず）を
含むことができる。

【００４７】本発明の別の実施形態においては、比較の
整合を生じるすべてのアドレスは危険のあるものと考え
られ、一方比較の整合を生じないすべてのアドレスは危
険のないものと考えられる。従って、内部バス４３から
のアドレス値とベースアドレス値９２との間の比較が整
合を生じれば、危険信号（ｈａｚａｒｄｏｕｓ ｓｉｇ
ｎａｌ）８２が肯定される。また、もし内部バス４３か
らのアドレス値とベースアドレス値９２との間の比較が
整合を生じなければ、前記危険信号８２は否定される。

【００４８】回路７９は前記結果信号（ｒｅｓｕｌｔ
ｓｉｇｎａｌ）８３を、（１）前記危険信号８２が肯定
されれば（すなわち、バス４３上のアドレスに対応する
外部スレイブ装置５０が危険のある装置であれば）、お
よび（２）前記推測的信号４４が肯定されれば（すなわ
ち、ＣＰＵ４１が外部スレイブ装置５０への現アクセス
が推測的であれば）、肯定する。回路７２は広範囲の方
法で実施でき、例えば、比較回路７８および回路７９の
機能は組み合わせることができる。制御回路７４は任意
選択的にタイミングまたは他の制御情報を回路７２に提
供することができる。

【００４９】前記結果信号８３が肯定されたとき、制御
回路７４は内部バス４３上で適切な時間に前記アドレス
認識信号４６およびアドレスアクノレッジ信号４５を肯
定する。内部バス４３上の種々の信号のタイミングは本
発明とは関係がなくかつバスプロトコルごとに変わり得
る。

【００５０】もしＳＩＵ４２がアクセスが推測的であり
かつ危険のあるスレイブ装置（例えば、図４の外部スレ
イブ５０）に対するものであることを判定すれば、ＳＩ
Ｕ４２はアドレス認識信号４６を肯定するが、アドレス
アクノレッジ信号４５は否定された状態に留める。次に
ＣＰＵ４１は後の時間にその危険のあるスレイブ装置に
対し同じアクセスを再試行することができる。同じ危険
のある装置への引き続くアクセスが非推測的なものとな
ったとき、ＳＩＵ４２はアドレス認識信号４６を肯定し
かつまたアドレスアクノレッジ信号４５をも肯定する。

【００５１】もしＳＩＵ４２がアクセスのために利用で
きかつ該アクセスが危険のないスレイブ装置（例えば、
図４の異なる外部スレイブ５０）に対するものであるこ
とを判定すれば、ＳＩＵ４２は、そのアクセスが推測的
であるか否かにかかわりなく、アドレス認識信号４６を
肯定しかつまたアドレスアクノレッジ信号４５を肯定す
る。

【００５２】本発明のいくつかの実施形態のみが詳細に
説明されたが、本発明の精神から離れることなく当業者
によって種々の変更および改善をなすことができる。従
って、この発明は示された特定の形式に限定されるもの
ではなくかつ添付の特許請求の範囲がこの発明の精神お
よび範囲から離れることのないすべての変更をカバーす
るものであることが理解されるべきである。

【００５３】

【発明の効果】従って、本発明によれば、スレイブ装置
が危険のあるものであってもマスタ装置とスレイブ装置
との間で迅速かつ的確に通信を行うことが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わるデータ処理システ
ム１０を示すブロック図である。

【図２】本発明の他の実施形態に係わるデータ処理シス
テム２０を示すブロック図である。

【図３】本発明の一実施形態に係わる図２のデータ処理
システム２０の動作を図表形式で示す説明図である。

【図４】本発明の他の実施形態に係わるデータ処理シス
テム４０を示すブロック図である。

【図５】本発明の一実施形態に係わる図４のシステム統
合ユニット４２を示すブロック図である。

【図６】本発明の一実施形態に係わる図５のレジスタ７
０を示すブロック図である。

【図７】本発明の一実施形態に係わるアドレス値の間で
の比較を示す説明的ブロック図である。

【符号の説明】

１１，２１ マスタ装置 １２，２２ スレイブ装置 １０，２０ データ処理システム １３，２３ バス １４，１５，１６，２４，２５，２６，２７，２８ 導
体 ４１ 中央処理ユニット ４２ システム統合ユニット ４３ 内部バス ４４，４５，４６，４７，４８ 導体 ４９ 他のモジュール ５０ 外部スレイブ ５２ 外部バス ５４ 集積回路 ４０ データ処理システム ３０，７０ レジスタ ７４ 制御回路 ７６ 他の回路 ７８ 比較回路 ７９ 回路

フロントページの続き (72)発明者 ジェイムズ・ビー・エイファート アメリカ合衆国テキサス州78733、オース チン、ヴァレー・ビュー・ドライブ 800 (72)発明者 ワレス・ビー・ハーウッド、ザサード アメリカ合衆国テキサス州78733、オース チン、クリークス・エッジ・パークウェイ 2806 (72)発明者 ジョン・ジェイ・バグリカ アメリカ合衆国テキサス州78748、オース チン、クリークビュー・ドライブ 10622 (72)発明者 ダニー・シュターマン イスラエル49312、ゼットシー、ペタク− チクバ、ハ−93・ストリート 40

Claims (3)

【特許請求の範囲】
1. 【請求項１】 マスタ装置（１１）によってスレイブ記
   憶装置（１２）にアクセスする方法であって、該アクセ
   スは推測的または非推測的であり、かつ前記記憶装置は
   単純なメモリ装置であるか読み出しに際してステータス
   変化を示す危険のある装置であり、前記方法は、 前記マスタ装置（１１）が要求が推測的であるか非推測
   的であるかに関する情報を含むアクセス要求を発行する
   段階、 前記スレイブ記憶装置（１２）が前記アクセス要求が推
   測的でありかつ前記記憶装置（１２）が危険のあるもの
   である場合にアクセスが否定される否定応答によってマ
   スタ装置（１１）に応答する段階、そしてマスタ装置
   （１１）が前記否定応答を受信した場合、該マスタ装置
   （１１）が更新されたアクセス要求を発行する段階、 を具備することを特徴とするマスタ装置（１１）によっ
   てスレイブ記憶装置（１２）にアクセスする方法。
2. 【請求項２】 データ処理システム（１０）であって、 推測的信号を転送するための第１の導体（１４）であっ
   て、前記推測的信号はバスサイクルが推測的であるか否
   かを特定するもの、 スレイブ応答信号を転送するための第２の導体（１
   ５）、 前記第１および第２の導体に結合されたバスマスタ（１
   １）であって、該バスマスタはバスサイクルを開始しか
   つ前記第１の導体に前記推測的信号を提供するもの、そ
   して前記第１および第２の導体に結合されたバススレイ
   ブ（１２）であって、該バススレイブは前記第２の導体
   にスレイブ応答信号を提供し、前記バススレイブは前記
   バススレイブが危険のないものでありかつ前記バスサイ
   クルに応答するため利用可能である場合に前記スレイブ
   応答信号を肯定し、前記バススレイブはまた前記バスス
   レイブが危険のあるものであり、前記バスサイクルが非
   推測的であり、かつ前記バススレイブが前記バスサイク
   ルに対して応答するため利用できる場合に前記スレイブ
   応答信号を肯定するもの、 を具備することを特徴とするデータ処理システム（１
   ０）。
3. 【請求項３】 データ処理システム（４０）であって、 推測的信号を転送するための第１の導体（４４）であっ
   て、該推測的信号はバスサイクルが推測的であるか否か
   を特定するもの、 スレイブ応答信号を転送するための第２の導体（４
   ５）、 前記第１および第２の導体に結合されたバスマスタ（４
   １）であって、該バスマスタは前記バスアクセスを開始
   しかつ前記推測的信号を前記第１の導体に提供するも
   の、そして前記第１および第２の導体に結合されたバス
   媒介装置（４２）であって、該バス媒介装置は前記スレ
   イブ応答信号を前記第２の導体に提供し、前記バス媒介
   装置は前記バスアクセスが危険のない装置（５０）に対
   するものでありかつ該危険のない装置（５０）が前記バ
   スアクセスに対して応答するため使用できる場合に前記
   スレイブ応答信号を肯定し、前記バス媒介装置はまた前
   記バスアクセスが危険のある装置（５０）に対するもの
   であり、前記バスアクセスが非推測的であり、かつ前記
   危険のある装置（５０）が前記バスアクセスに対して応
   答するため使用できる場合に前記スレイブ応答信号を肯
   定するもの、 を具備することを特徴とするデータ処理システム（４
   ０）。