KR960025046A - 슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱 시스템 - Google Patents

슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱 시스템 Download PDF

Info

Publication number
KR960025046A
KR960025046A KR1019950052381A KR19950052381A KR960025046A KR 960025046 A KR960025046 A KR 960025046A KR 1019950052381 A KR1019950052381 A KR 1019950052381A KR 19950052381 A KR19950052381 A KR 19950052381A KR 960025046 A KR960025046 A KR 960025046A
Authority
KR
South Korea
Prior art keywords
bus
slave
speculative
access
conductor
Prior art date
Application number
KR1019950052381A
Other languages
English (en)
Other versions
KR100354933B1 (ko
Inventor
사피르 아디
파르도 아이란
비. 에이퍼트 제임스
비. 하우드 윌러스
제이. 버글리카 죤
쉬터만 대니
Original Assignee
빈센트 비. 인그라시아
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 빈센트 비. 인그라시아, 모토로라 인코포레이티드 filed Critical 빈센트 비. 인그라시아
Publication of KR960025046A publication Critical patent/KR960025046A/ko
Application granted granted Critical
Publication of KR100354933B1 publication Critical patent/KR100354933B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605Handling requests for interconnection or transfer for access to memory bus based on arbitration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Bus Control (AREA)
  • Advance Control (AREA)

Abstract

매스터 디바이스(11)는 추측적으로 또는 비추측적으로 슬레이브 디바이스(12)를 액세스할 수 있다. 슬레이브 디바이스(12)는 비위험적인 디바이스이거나 또는 판독중 스타터스 변화를 표시하는 위험적인 디바이스가 될 수 있다. 매스터 디바이스(11)는 요구가 추측적인지 또는 비추측적인지에 대한 정보를 포함하는 액세스 요구를 발송하며, 슬레이브 디바이스(12)는, 액세스 요구가 추측적으로 슬레이브 디바이스가 위험적인 것이면 액세스가 부정되는 네거티브 답신으로 매스터 디바이스(11)에 응신한다. 반면에, 슬레이브 디바이스(12)가 그 요구를 다룰 수 있다면, 포지티브 답신이 보내진다. 매스터 디바이스(11)가 네거티브 답신을 수신하면, 포지티브 답신을 수신할 때까지 갱신된 액세스 요구를 계속해서 재발송한다.

Description

슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 대안적 실시예에 따른 데이타 프로세싱 시스템의 블럭도, 제4도는 본 발명의 대안적 실시예에 따른 데이타 프로세싱 시스템(40)의 블럭도.

Claims (3)

  1. 매스터 디바이스(11)에 의한 슬레이브 저장 디바이스(12) 액세스 방법에 있어서, 액세스는 추측적이거나 또는 비추측적이며, 저장 디바이스는 단순한 메모리 디바이스이거나 또는 판독상의 스타터스 변화하는 표시하는 위험적인 디바이스이며, 상기 액세스 방법은, 요구가 추측적인지 또는 비추측적인지에 대한 정보를 포함하는 액세스 요구를 매스터 비다이스(11)가 발송하는 단계; 상기 액세스 요구가 추측적이며 저장 디바이스(12)가 위험적인 것이면 액세스가 부정되는 네거티브 답신으로 슬레이브 저장 디바이스가 매스터 디바이스(11)에 응신하는 단계; 및 매스터 디바이스(11)가 네거티브 답신을 수신하면 새로운 액세스 요구를 발송하는 단계를 구비하는 것을 특징으로 하는 슬레이브 저장 디바이스 액세스 방법.
  2. 데이타 프로세싱 시스템(10)에 있어서, 버스 사이클이 추측적인지의 여부를 저정하는 추측적인 신호를 전송하는 제1콘덕터(14); 슬레이브 응신 신호를 전송하는 제2콘덕터(15); 상기 제1 및 제2콘덕터와 결합하며, 버스 사이클을 초기화하며, 추측적인 신호를 상기 제1콘덕터에 제공하는 버스 매스터(11); 및 상기 제1 및 제2콘덕터와 결합하는 버스 슬레이브로서, 상기 버스 슬레이브는 슬레이브 응신 신호를 상기 제2콘덕터에 제공하며, 상기 버스 슬레이브는 상기 슬레이브가 비위험적이고 버스 사이클에 대해 응답할 수 있을 때 슬레이브 응답 신호를 주장하며, 상기 버스 슬레이브가 위험적이며 버스 사이클이 비추측적이며 또한 상기 버스 슬레이브가 버스 사이클에 응답할 수 있을 때 슬레이브 응신 신호를 주장하는 버스 슬레이부(12)를 구비하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  3. 데이타 프로세싱 시스템(40)에 있어서, 버스 사이클이 추측적인지의 여부를 지정하는 추측적인 신호를 전송하는 제1콘덕터(44); 슬레이브 응신 신호를 전송하는 제2콘덕터(45); 상기 제1 및 제2콘덕터와 결합하며, 버스 사이클을 초기화하며, 추측적인 신호를 상기 제2콘덕터에 제공하는 버스 매스터(41); 및 상기 제1 및 제2콘덕터와 결합하는 버스 중개기로서, 상기 버스 중개기는 슬레이브 응신 신호를 상기 제2콘덕터에 제공하며, 상기 버스 중개기는 버스 액세스가 비추측적인 디바이스(50)이고 비추측적인 디바이스(50)는 버스 액세스에 응신할 수 있을 때 슬레이브 응신 신호를 주장하며, 상기 버스 중개기는 버스 액세스가 위험적인 디바이스(50)이고 버스 중개기가 비추측이며 위험적인 디바이스(50)가 버스 액세스에 응신할 수 있을 때 슬레이브 응신신호를 주장하는 버스 중개기(42)를 구비하는 것을 특징으로 하는 데이타 프로세싱 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950052381A 1994-12-20 1995-12-20 슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱시스템 KR100354933B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US359,969 1989-05-31
US08/359,969 US5717931A (en) 1994-12-20 1994-12-20 Method and apparatus for communicating between master and slave electronic devices where the slave device may be hazardous

Publications (2)

Publication Number Publication Date
KR960025046A true KR960025046A (ko) 1996-07-20
KR100354933B1 KR100354933B1 (ko) 2002-12-28

Family

ID=23416033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052381A KR100354933B1 (ko) 1994-12-20 1995-12-20 슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱시스템

Country Status (4)

Country Link
US (1) US5717931A (ko)
EP (1) EP0718770A1 (ko)
JP (1) JP3705453B2 (ko)
KR (1) KR100354933B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6049889A (en) * 1995-06-07 2000-04-11 Digital Equipment Corporation High performance recoverable communication method and apparatus for write-only networks
US5926831A (en) * 1996-10-11 1999-07-20 International Business Machines Corporation Methods and apparatus for control of speculative memory accesses
FR2817058B1 (fr) * 2000-11-21 2003-01-24 St Microelectronics Sa Dispositif et procede de traitement des interruptions dans une transmission d'informations sur un bus
EP2529312A4 (en) * 2010-01-28 2013-07-03 Hewlett Packard Development Co INTERFACE METHOD AND DEVICE FOR MEMORY DEVICES
US8938589B2 (en) 2010-01-28 2015-01-20 Hewlett-Packard Development Company, L. P. Interface methods and apparatus for memory devices using arbitration
KR101527308B1 (ko) 2011-03-14 2015-06-09 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 메모리 인터페이스
US8825933B2 (en) 2011-11-30 2014-09-02 Andes Technology Corporation Bus apparatus with default speculative transactions and non-speculative extension
JP6726136B2 (ja) * 2017-06-22 2020-07-22 ルネサスエレクトロニクス株式会社 データアクセス装置及びアクセスエラーの通知方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1570882A (en) * 1978-04-15 1980-07-09 Plessey Co Ltd Data storage arrangement
US4407016A (en) * 1981-02-18 1983-09-27 Intel Corporation Microprocessor providing an interface between a peripheral subsystem and an object-oriented data processor
US4851990A (en) * 1987-02-09 1989-07-25 Advanced Micro Devices, Inc. High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure
US5084814A (en) * 1987-10-30 1992-01-28 Motorola, Inc. Data processor with development support features
US4926323A (en) * 1988-03-03 1990-05-15 Advanced Micro Devices, Inc. Streamlined instruction processor
US5187794A (en) * 1989-03-15 1993-02-16 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration System for simultaneously loading program to master computer memory devices and corresponding slave computer memory devices
US5448744A (en) * 1989-11-06 1995-09-05 Motorola, Inc. Integrated circuit microprocessor with programmable chip select logic
US5131085A (en) * 1989-12-04 1992-07-14 International Business Machines Corporation High performance shared main storage interface
US5327537A (en) * 1990-03-13 1994-07-05 At&T Bell Laboratories Apparatus for controlling instruction execution in a pipelined processor
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5309567A (en) * 1992-01-24 1994-05-03 C-Cube Microsystems Structure and method for an asynchronous communication protocol between master and slave processors

Also Published As

Publication number Publication date
KR100354933B1 (ko) 2002-12-28
US5717931A (en) 1998-02-10
JPH08241199A (ja) 1996-09-17
JP3705453B2 (ja) 2005-10-12
EP0718770A1 (en) 1996-06-26

Similar Documents

Publication Publication Date Title
BR9814844A (pt) "sistema e processo para prover arbitragem especulativa para transferência de dados"
KR850001574A (ko) 이중 연산처리 장치 구비형 데이타 처리 시스템
KR920020316A (ko) 컴퓨터 시스템에서 트랜잭션을 수행하기 위한 쿼드러쳐 버스 프로토콜
KR960025046A (ko) 슬레이브 저장 디바이스 액세스 방법 및 데이타 프로세싱 시스템
KR870011540A (ko) 멀티 프로세서 시스템의 시스템 관리장치
KR960029991A (ko) 버스중재방법 및 그 장치
KR940018763A (ko) 데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치.
KR970066899A (ko) 데이터 프로세서, 데이터 처리 시스템, 및 데이터 프로세서를 이용한 외부장치로의 액세스 방법
KR970066791A (ko) 다중 프로세서시스템에서 시스템 버스의 클럭속도를 향상시키는 방법
JP2616398B2 (ja) コマンド実行装置
KR970012181A (ko) 데이터 큐 모듈 및 그 제어방법
KR960001995A (ko) 다중프로세서 인터럽트 요청기에서의 인터럽트 송신 및 완료 제어방법
KR970002687A (ko) 통신 방법 및 통신 장치
JPS61168046A (ja) マイクロプロセサ
JPS6049465A (ja) マイクロコンピユ−タ間のデ−タ転送方法
KR960011740A (ko) 다중 프로세서 시스템에서의 프로세싱 중에 있는 데이타에 대한 캐쉬 일치성 보장장치
KR910012956A (ko) 다층처리기 시스템에서의 전송 응답 방법
KR970029069A (ko) 멀티프로세서 시스템에서의 되쓰기 중에 있는 데이터에 대한 캐쉬 일치성 보장장치
KR910012951A (ko) 다중처리기 시스템에서의 데이터 전송 방법
KR970049651A (ko) 입출력 디바이스 보드의 식별방법
KR930020277A (ko) 공유메모리를 이용한 데이타 전송 방법
KR930014039A (ko) 계층적 캐시 시스템의 보조캐시 제어기
JPH0479022B2 (ko)
KR840005230A (ko) 데이타 처리 시스템에 있어서의 악세스 요구 제어장치
ES2138979T3 (es) Procedimiento y dispositivo para transmitir paquetes de datos.

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120905

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130909

Year of fee payment: 12

EXPY Expiration of term