KR940018763A - 데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치. - Google Patents

데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치. Download PDF

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KR940018763A
KR940018763A KR1019930030595A KR930030595A KR940018763A KR 940018763 A KR940018763 A KR 940018763A KR 1019930030595 A KR1019930030595 A KR 1019930030595A KR 930030595 A KR930030595 A KR 930030595A KR 940018763 A KR940018763 A KR 940018763A
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알. 무어 챨스
제이. 리스 로버트
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인터내셔널 비즈네스 머신즈 코포레이션
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Abstract

데이타 처리 장치에서 메모리로부터 다중 프로세서로의 데이타 전송 효율을 향상시키기 위한 방법 및 장치가 제공된다. 각 다중 프로세서는 다중 프로세서와 메모리를 연결하는 공통 버스에 의해 전송된 데이타를 저장하기 위한 관련 버퍼를 갖는다. 각 다중 프로세서는 공통 버스를 지속적으로 모니터하고, 시도된 동작에 이어지는 특정 시간 주기 동안 데이타 처리 장치내에서 데이타 일치성을 위반한 또 다른 하나의 다중 프로세서의 시도된 동작에 응답하여 소정의 제어 신호를 요구할 수 있다. 데이타는 메모리로부터 하나의 다중 프로세서와 관련된 버퍼로 전송되어 특정 시간 주기의 종료 전 및 이러한 전송이 가능한 데이타 일치성 문제를 일으킬지 여부의 결정 전에 버퍼와 관련된 프로세서로부터의 요구에 응답하여 버퍼 내에 저장된다. 공통 버스는 특정 시간 주기동안 지속적으로 모니터된다. 특정 시간 주기의 종료 전에 공통 버스 상에 나타나는 소정의 제어 신호에 응답하여 데이타 전송이 금지된다. 공통 버스 상에 소정의 제어 신호의 부존재에 응답하여 버퍼로부터 프로세서로의 데이타 전송이 허용된다.

Description

데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 방법 및 장치를 제공하기 위해 사용되는 다중 프로세서 데이타 처리 장치를 도시한 고레벨 블럭 다이아그램, 제2도는 제1도의 다중 프로세서에서 데이타 처리 장치 내의 캐쉬 메모리/버스인터페이스의 고레벨 블럭 다이아그램, 제3도는 본 발명의 따른 데이타 전송을 도시한 타이밍 다이아그램.

Claims (8)

  1. 각 다중 프로세서는 데이타를 저장하기 위한 관련 버퍼를 가지며, 상기 각 다중 프로세서는 공통 버스를 지속적으로 모니터하고 시도된 동작에 따라 특정 시간 주기동안 상기 데이타 처리 장치 내에서 데이타 일치성을 위반한 또 다른 상기 다중 프로세서의 시도된 동작에 응답하여 소정의 제어 신호를 요구할 수 있으며, 공통 버스에 의해 연결되는 메모리와 다중 프로세서를 갖는 데이타 처리 장치 내에서 상기 메모리로부터 상기 하나의 다중 프로세서로의 데이타 전송 효율을 향상시키기 위한 방법에 있어서, 상기 방법은 데이타 처리가 특정 시간 주기가 계속되는 동안 상기 하나의 다중 프로세서로부터의 요구에 응답하여 메모리로부터 상기 하나의 다중 프로세서와 관련된 버퍼로 데이타를 전송하는 단계; 상기 데이타를 상기 버퍼에 저장하는 단계; 상기 특정 시간 주기동안 공통 버스를 모니터링하는 단계; 상기 공통 버스 상에 나타나는 소정의 제어 신호에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 상기 데이타 전송을 금지하는 단계; 및 상기 특정 시간 주기동안 상기 공통 버스 상에 상기 소정의 제어 신호의 부존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 상기 데이타 전송을 허용하여 데이타 전송효율이 고도로 향상되는 단계를 사용하는 데이타 처리를 포함하는 것을 특징으로 하는 공통 버스에 의해 연결되는 메모리와 다중 프로세서를 갖는 데이타 처리 장치 내에서 상기 메모리로 부터 상기 하나의 다중 프로세서로의 데이타 전송효율을 향상시키기 위한 방법.
  2. 제1항에 있어서, 상기 특정 시간 주기가 계속되는 동안 상기 하나의 다중 프로세서로부터의 요구에 응답하여 상기 메모리로부터 상기 하나의 다중 프로세서와 관련된 버퍼로 데이타를 전송하는 상기 단계가 상기 하나의 다중 프로세서에 의한 데이타 주소 전송에 응답하여 상기 메모리로부터 상기 하나의 다중 프로세서와 관련된 버퍼로 데이타를 전송하는 단계로 이루어진 것을 특징으로 하는 공통 버스에 의해 연결되는 메모리와 다중 프로세서를 갖는 데이타 처리 장치 내에서 상기 메모리로부터 상기 하나의 다중 프로세서로의 데이타 전송 효율을 향상시키기 위한 방법.
  3. 제1항에 있어서, 상기 공통 버스 상에 상기 소정의 제어 신호의 존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로의 데이타 전송을 금지하는 상기 단계가 상기 공통 버스 상에 주소 재시도(ARETRY) 신호의 존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 상기 데이타 전송을 금지하는 단계로 이루어진 것을 특징으로 하는 공통 버스에 의해 연결되는 메모리와 다중 프로세서를 갖는 데이타 처리 장치 내에서 상기 메모리로부터 상기 하나의 다중 프로세서로의 데이타 전송 효율을 향상시키기 위한 방법.
  4. 제1항에 있어서, 상기 특정 시간 주기동안 상기 공통 버스 상에 상기 소정의 제어 신호의 부존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 데이타 전송을 허용하는 상기 단계가 상기 특정 시간 주기동안 상기 공통 버스 상에 상기 소정의 제어 신호의 부존재에 응답하여 상기 데이타를 상기 하나의 다중 프로세서와 관련된 캐쉬 메모리 내로 중재하는 것을 선택적으로 허용하는 단계로 이루어진 것을 특징으로 하는 공통 버스에 의해 연결되는 메모리와 다중 프로세서를 갖는 데이타 처리 장치 내에서 상기 메모리로부터 상기 하나의 다중 프로세서로의 데이타 전송 효율을 향상시키기 위한 방법.
  5. 각 다중 프로세서는 데이타를 저장하기 위한 관련 버퍼를 가지며, 상기 각 다중 프로세서는 공통 버스를 지속적으로 제어하고 시도된 동작에 이어지는 특정시간 주기동안 데이타 처리 장치내에서 데이타 일치성을 위반한 또 다른 다중 프로세서의 시도된 동작에 응답하여 소정의 제어 신호를 요구할 수 있으며, 상기 공통 버스에 의해 연결되는 메모리와 다중 프로세서를 갖는 상기 메모리로부터 상기 하나의 다중 프로세서로의 데이타 전송 효율을 향상시키기 위한 데이타 처리 장치에 있어서, 상기 특정 시간 주기가 계속되는 동안 상기 하나의 다중 프로세서로부터의 요구에 응답하여 상기 메모리로부터 상기 하나의 다중 프로세서와 관련된 버퍼로 데이타를 전송하기 위한 수단; 상기 버퍼 내에 상기 데이타를 저장하기 위한 수단; 상기 특정 시간 주기동안 상기 공통 버스를 모니터링하기 위한 수단; 상기 공통 버스 상에 나타나는 상기 소정 제어 신호에 응답하여 상기 버퍼로 부터 상기 하나의 다중 프로세서로 데이타 전송을 금지하기 위한 수단; 및 상기 특정 시간 주기동안 상기 공통 버스 상에 상기 소정의 제어 신호의 부존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 데이타 전송을 허용하기 위한 수단을 포함하는 것을 특징으로 하는 데이타 전송 효율을 향상시키기 위한 데이타 처리 장치.
  6. 제5항에 있어서, 상기 특정 시간 주기가 계속되는 동안 상기 하나의 다중 프로세서로부터의 요구에 응답하여 상기 메모리로부터 상기 하나의 다중 프로세서와 관련된 버퍼로 데이타를 전송하기 위한 상기 수단이 상기 하나의 다중 프로세서에 의한 데이타 주소의 전송에 응답하여 상기 메모리로부터 상기 하나의 다중 프로세서와 관련된 버퍼로 데이타를 전송하기 위한 수단으로 이루어진 것을 특징으로 하는 데이타 전송 효율을 향상시키기 위한 데이타 처리 장치.
  7. 제5항에 있어서, 상기 공통 버스 상에 나타나는 상기 소정의 제어 신호에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 데이타 전송을 금지하기 위한 상기 수단이 상기 공통 버스상에 주소 재시도(ARETRY) 신호의 존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 상기 데이타 전송을 금지하기 위한 수단으로 이루어진 것을 특징으로 하는 데이타 전송 효율을 향상시키기 위한 데이타 처리 장치.
  8. 제5항에 있어서, 상기 특정 시간 주기동안 상기 공통 버스 상에 상기 소정의 제어 신호의 부존재에 응답하여 상기 버퍼로부터 상기 하나의 다중 프로세서로 데이타 전송을 허용하기 위한 상기 수단이 상기 특정 시간 주기동안 상기 공통 버스 상에 상기 소정의 제어 신호의 부존재에 응답하여 상기 데이타를 상기 하나의 다중 프로세서와 관련된 캐쉬 메모리 내로 중재하는 것을 선택적으로 허용하기 위한 수단으로 이루어진 것을 특징으로 하는 데이타 전송 효율을 향상시키기 위한 데이타 처리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930030595A 1993-01-29 1993-12-29 데이터 처리 장치에서 메모리로부터 다중 프로세서로의 데이터 전송 효율을 향상시키기 위한 방법 및 장치 KR0130737B1 (ko)

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