KR920020316A - 컴퓨터 시스템에서 트랜잭션을 수행하기 위한 쿼드러쳐 버스 프로토콜 - Google Patents

컴퓨터 시스템에서 트랜잭션을 수행하기 위한 쿼드러쳐 버스 프로토콜 Download PDF

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KR920020316A
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씨. 브로크만 러셀
엘. 존슨 레이드
에스. 제이프 윌리암
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카알 이. 브링
휴렛트 팩카드 캄파니
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Abstract

내용 없음

Description

컴퓨터 시스템에서 트랜잭션을 수행하기 위한 쿼드러쳐 버스 프로토콜
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 파이프라인 멀티프로세서 컴퓨터 시스템의 블럭도,
제2도는 본 발명에 따른 파이프라인 멀티프로세서 컴퓨터 시스템에서 트랜잭션을 수행하는 방법의 흐름도,
제3도는 제2도의 블럭(10)에 해당하는 버스 억세스 조절방법의 흐름도.

Claims (21)

  1. 다수개의 프로세서를 가진 컴퓨터 시스템에 있어서, 상기 프로세서와 상기 프로세서에 버스를 통하여 연결된 디바이스간의 트랜잭션을 수행하는 방법으로서, (a)상기 프로세서들중에서 상기 버스의 억세스에 관해 우선권을 가진 프로세서를 확인하며, 상기 컴퓨터 시스템의 제1상태 동안에 수행되는 확인 단계와; (b)상기 컴퓨터 시스템의 제2상태동안, 상기 디바이스와 상기 확인된 프로세서간에 데이타를 전송하는 단계와; (c)상기 컴퓨터 시스템의 제3상태동안, 상기 디바이스의 어드레스를 상기 확인된 프로세서에서 상기 버스로 전송하는 단계와; (d)상기 컴퓨터 시스템의 제4상태동안, 상기 확인된 프로세서에서 상기 버스로 가상 어드레스를 전송하는 단계를 포함한 상기 방법.
  2. 제1항에 있어서, 각각의 제1, 제2, 제3 및 제4상태는 사전설정된 제1, 제2, 제3 및 제4기간동안 각각 발생하는 상기 방법.
  3. 제2항에 있어서, 상기의 제1, 제2, 제3 및 제4기간은 사실상 동일한 상기 방법.
  4. 제2항에 있어서, 상기의 제1, 제2, 제3 및 제4기간은 사실상 중복되지 않는 상기 방법.
  5. 제2항에 있어서, 상기의 제1, 제2, 제3 및 제4기간은 사실상 동일하고 사실상 중복되지 않는 상기 방법.
  6. 제1항에 있어서, 제1상태동안, 상기 디바이스가 통신중인지를 판단하여, 통신중일 경우 상기 통신중의 상기 디바이스와의 트랜잭션을 수행하려는 어떤 프로세서에 대해서도 우선권 요구를 거절하는 단계를 더 포함하는 상기 방법.
  7. 제6항에 있어서, 제1상태동안, 상기 확인된 프로세서의 존재를 나타내는 신호를 상기 확인된 프로세서에서 다른 프로세서들로 전송하는 단계를 더 포함하는 상기 방법.
  8. 제1항에 있어서, 상기 제3상태동안, 수행되어질 트랜잭션의 타입을 나타내는 신호를 상기 확인된 프로세서로부터 상기 버스로 전송하는 단계를 더 포함하는 상기 방법.
  9. 제1항에 있어서, 상기 디바이스는 메모리 디바이스이고, 상기 방법은, 상기 제4상태동안, 상기 메모리 디바이스에 부합하는 가상 어드레스를 상기 확인된 프로세서로부터 상기 버스로 전송하는 단계를 더 포함하는 상기 방법.
  10. 제9항에 있어서, 상기 제1상태동안, 상기 메모리 디바이스가 통신중인지를 판단하여 통신중일경우 상기 통신중인 메모리 디바이스와의 트랜잭션을 수행하려는 어떤 프로세서에 대해서도 우선권 요구를 거절하는 단계와; 상기 제1상태동안, 상기 확인된 프로세서의 존재를 나타내는 신호를 상기 확인된 프로세서에서 다른 프로레서들로 전송하는 단계와; 상기 제3상태동안, 수행되어질 트랜잭션의 타입을 나타내는 신호를 상기 획인딘 프로세서로부터 상기 버스로 전송하는 단계와; 상기 제4상태동안, 상기 메모리 디바이스에 부합되는 가상 어드레스를 상기 확인된 프로세서로부터 상기 버스로 전송하는 단계를 더 포함하는 방법.
  11. (a)다수개의 마스터 프로세서와; (b)상기 마스터 프로세서에 연결된 적어도 하나 이상의 디바이스와; (c)상기 마스터 프로세러를 상기 연결된 디바이스에 결합하는 버스와; (d)상기 마스터 프로세서와 상기 연결된 디바이스간의 트랜잭션을 수행하기 위한 프로토콜을 구현하며, (i)상기 프로세서중에서 상기 버스의 억세스에 관해 우선권을 가진 프로세서를 확인하는 것으로서, 상기 컴퓨터 시스템의 제1상태동안에 수행되는 확인 수단과; (ii)상기 컴퓨터 시스템의 제2상태동안, 상기 연결된 디바이스와 확인된 상기 프로세서간에서 데이타를 전송하는 수단과; (iii)상기 컴퓨터 시스템의 제3상태동안, 상기 연결된 디바이스의 어드레스를 상기 확인된 프로세서에서 상기 버스로 전송하는 수단과; (iv)상기 컴퓨터 시스템의 제4상태동안 상기 확인된 프로세서에서 상기 버스로 가상 어드레스를 전송하는 수단을 포함한 컴퓨터 시스템.
  12. 제11항에 있어서, 각각의 제1, 제2, 제3 및 제4상태는 사전설정된 제1, 제2, 제3 및 제4기간동안 각각 발생하는 상기 장치.
  13. 제12항에 있어서, 상기 제1, 제2, 제3 및 제4기간은 사실상 동일한 상기 장치.
  14. 제12항에 있어서, 상기 제1, 제2, 제3 및 제4기간은 사실상 중복되지 않는 상기 장치.
  15. 제12항에 있어서, 상기 제1, 제2, 제3 및 제4기간은 사실상 동일하고 사실상 중복되지 않는 상기 장치.
  16. 제12항에 있어서, 상기 연결된 디바이스가 통신중인지를 판단하며, 통신중일경우 상기 통신중의 연결된 디바이스와의 트랜잭션을 수행하려는 어떤 프로세서에 대해서도 우선권 요구를 거절하는 수단을 더 포함하는 상기 장치.
  17. 제16항에 있어서, 우선권을 가진 것으로 판단된 상기 프로세서를 나타내는 우선권 신호를 상기 확인된 프로세서에서 다른 프로세서들로 전송하는 단계를 더 포함하는 상기 장치.
  18. 제11항에 있어서, 수행되어질 트랜잭션의 타입을 나타내는 타입 신호를 상기 확인된 프로세서로부터 상기 버스로 전송하는 수단을 더 포함하는 상기 장치.
  19. 제11항에 있어서, 상기 연결된 디바이스는 메모리 디바이스이고, 상기 메모리 디바이스에 부합하는 가상 어드레스를 상기 확인된 프로세서로부터 상기 버스로 전송하는 수단을 더 포함하는 상기 장치.
  20. 제15항에 있어서, 상기 연결된 디바이스가 통신중인지를 판단하여, 통신중일 경우 상기 통신중의 연결된 디바이스와의 트랜잭션을 수행하려는 어떤 프로세서에 대해서도 우선권 요구를 거절하는 수단과; 상기 확인된 프로세서의 존재를 나타내는 우선권 신호를 상기 확인된 프로세서에서 다른 프로세서들로 전송하는 수단과; 수행되어질 트랜잭션의 타입을 나타내는 타입신호를 상기 확인된 프로세서로부터 상기 버스로 전송하는 수단과; 가상 어드레스를 상기 확인된 프로세러로부터 상기 버스로 전송하는 수단을 더 포함하는 장치.
  21. 다수개의 프로세서와 상기 프로세서에 버스를 통해 연결된 메모리 디바이스를 가진 컴퓨터 시스템에서, 상기 프로세서와 상기 메모리 디바이스간의 트랜잭션을 수행하기 위한 방법으로서, 상기 트랜잭션이 수행되어질 다수개의 주기적인 상태로서, 각각 일정한 지속기간을 가지며 일정한 간격으로 반복되는 상기 다수개의 구기적인 상태를 정의하는 단계와; 상기 주기적인 상태중의 사전 규정된 상기 주기적인 상태동안 제각기 수행될 다수의 프로세스로 상기 각각의 트랜잭션을 분할하는 단계를 포함하여, 상기 프로세서가 특정 메모리 디바이스와의 트랜잭션을 수행하려고 시도하기 전에 상기 특정 메모리 디바이스가 통신중인지를 결정할수 있게 한 상기 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920007181A 1991-04-29 1992-04-28 컴퓨터 시스템에서 트랜잭션을 수행하기 위한 쿼드러쳐 버스 프로토콜 KR920020316A (ko)

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