JP2696899B2 - マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はマルチプロセッサシステムに関するものであ
り、特に、各プロセッサに接続されたキャッシュ内デー
タの不整合を回避するのに好適なマルチプロセッサシス
テムに関するものである。

（従来の技術） 周知のように、プロセッサシステムにおいては、メモ
リから読み出されたデータを、一旦キャッシュ内に格納
し、該キャッシュとプロセッサとの間でデータの授受を
行うことにより、その演算処理速度を上げるように構成
されている。

ところで、複数のプロセッサシステムがシステムバス
を介してメモリを共有するように構成されたMIMD（Mult
iple Instruction Multiple Data）方式のマルチプロセ
ッサシステムにおいては、複数のプロセッサシステムよ
り同一アドレスのデータがメモリより読み出されて、該
データが各プロセッサシステムのキャッシュ内に登録さ
れている場合に、前記各プロセッサシステムうちの少な
くとも一つが前記データを書換えたときに、該データが
他のキャッシュ内のデータと同一アドレスのデータであ
るにもかかわらず、その内容が異なるという問題（いわ
ゆるキャッシュ不整合問題）を生ずる。

したがって、この場合には、前記他のキャッシュ内の
データを書換える必要がある。

キャッシュは、ダイレクトマップ方式あるいはセット
アソシアティブ方式等のものが構成が簡単で安価である
が、このようなキャッシュは、前記キャッシュ不整合問
題が解決されないために、従来のマルチプロセッサシス
テムには連想記憶装置の一種であるCAM（content-addre
ssable memory）が用いられている。

以下に、その理由を順を追って説明する。

キャッシュは、そのアクセスの仕方に応じて、リアル
キャッシュおよびバーチャルキャッシュの二つの方式に
分類される。すなわち、プロセッサによるアクセスがバ
ーチャルアドレスにより行われるに対して、メモリへの
アクセスはリアルアドレスで行われるので、そのバーチ
ャルアドレスをリアルアドレスに変換した後でキャッシ
ュをアクセスするようにするか、変換する前にアクセス
するようにするかに応じて２つの方式に分類されてい
る。

リアルキャッシュは、バーチャルアドレスをリアルア
ドレスに変換した後に、該リアルアドレスでアクセスさ
れることができるように構成されており、また、バーチ
ャルキャッシュは、バーチャルアドレスそのままでアク
セスされることができるように構成されている。

バーチャルキャッシュを用いたシステムにおいては、
バーチャルアドレスをリアルアドレスに変換していると
きに、キャッシュへのアクセスを行うことができるの
で、キャッシュへのデータ書き込みおよび読み出しを速
く行うことができる。

一方、キャッシュは、メモリへの書き込みの仕方に応
じて、ライトスルー方式およびライトイン方式の二つの
方式に分類される。

ライトスルー方式のキャッシュは、キャッシュ内に記
録されたデータを書換える場合に、その書換えごとに、
前記メモリ内のデータの書換えも行うものである。

これに対してライトイン方式のキャッシュにおいて
は、メモリ内のデータの書換えは、特に必要とされる場
合（例えば、同一エントリ内に異なるアドレスのデータ
を記録する場合、アドレス空間が変化する場合、当該プ
ロセッサシステムを終了する場合等）にのみ行われる。

通常のプロセッサシステムにおいては、ライトスルー
方式のキャッシュが用いられる場合が多いが、MIMD方式
のマルチプロセッサシステムにおいては、ライトスルー
方式のキャッシュを用いると、各プロセッサがメモリに
書き込みを行う頻度が高くなるために、バスの利用率が
高くなり、バスの転送能力が低下するおそれがある。換
言すれば、マルチプロセッサシステムを構成した意味が
なくなってしまう。

したがって、マルチプロセッサシステムにおいては、
ライトイン方式のキャッシュが利用される。

ここで、ライトイン方式のバーチャルキャッシュの構
成を簡単に説明する。

第５図はライトイン方式のバーチャルキャッシュのう
ち、最も構成の簡単なダイレクトマップ方式のキャッシ
ュの構成の一例を示す概略図である。この方式のキャッ
シュにおいては、このエントリはバーチャルアドレスの
下位ビットにより決定される。

図において、キャッシュ20の記憶領域は、基本的に
は、バーチャルアドレスVAの上位ビットを記憶する領域
（タグ）21、および前記バーチャルアドレスVAに対応す
るデータを記憶する領域22、およびデータが書換えられ
たか否かを示すダーティビットを記憶する領域23より構
成されている。

以上のような構成を有するキャッシュにおいて、プロ
セッサがデータを必要とする場合には、まず、バーチャ
ルアドレスVAの上記ビットが比較器25に出力されると共
に、該バーチャルアドレスVAの下位ビットによりキャッ
シュのエントリが決定されて、該エントリ内の領域21よ
りバーチャルアドレスVAの上記ビットが読み出され、前
記比較器25に出力される。

この比較器25により、前記各上位ビットが等しいと判
別されたときは、前記エントリの領域22に記憶されてい
るデータが読み出される。

前記各上位ビットが等しいと判別されない場合（すな
わち、プロセッサが読み出しを希望するデータが当該キ
ャッシュ20内に記憶されていない場合）には、メモリを
アクセスして該当するデータを読み出し、同時に該デー
タおよびバーチャルアドレスVAの上位ビットを、該バー
チャルアドレスVAの下位ビットにより決定されるエント
リに記憶する。

キャッシュ内データを書換えた場合には、そのエント
リの領域23にダーティビットをたてておく。そして、そ
のエントリに異なるバーチャルアドレスVAのデータを記
憶させる場合であって、ダーティビットがたてられてい
るもののみ、そのデータをメモリに転送し、データの書
換えを行う。

ところで、マルチプロセッサシステムにおけるキャッ
シュ不整合問題を回避するには、あるプロセッサがキャ
ッシュ内データを書換えた場合に、他のキャッシュ内に
同一アドレスのデータが存在するときに、該データを書
換えることが必要である。この場合、各キャッシュ間は
システムバスを介して相互に接続されているので、他の
キャッシュ内に、書換えられたデータと同一データが存
在するか否かを確認するためには、リアルアドレスで行
わなければならない。

ここで、このキャッシュが、バーチャルキャッシュで
ある場合には、第５図の破線で示されたように、各エン
トリに、該エントリに記憶されたデータのバーチャルア
ドレスVAに対応するリアルアドレスRAを記憶しておくこ
とが可能である。すなわち、メモリへのアクセスの際に
変換されたリアルアドレスRAを、領域24に記憶しておく
ことができる。

ところが、このようにあらかじめリアルアドレスRAを
記憶しておいて、書換えられたデータに対応するリアル
アドレスRAを他のキャッシュに転送しても、そのキャッ
シュ内のどのエントリのリアルアドレスRAと比較するか
を決定することができない。

つまり、例えばデータの書換えに用いられたバーチャ
ルアドレスVAをシステムバス３を介して前記他のキャッ
シュに転送するためには、マップ機構（図示せず）を介
さなければならないために、リアルアドレスRAが前記他
のキャッシュに転送されるが、該キャッシュ内のエント
リを決定するためには、前記リアルアドレスRAをバーチ
ャルアドレスVAに再変換しなければならない。しかし、
前記マップ機構は、一般的には単なるテーブルにより構
成されているため、バーチャルアドレスVAをリアルアド
レスRAに変換できても、その逆の変換はできないのであ
る。

したがって、このダイレクトマップ方式のキャッシュ
は、マルチプロセッサシステムに適用されることができ
ない。セットアソシアティブ方式のキャッシュも同様で
ある。

これに対し、バーチャルアドレスVAの大小にかかわら
ず、アクセスされた順にそのエントリに記憶する方式の
CAMにおいては、各エントリごとに比較器が設けられて
いるので、リアルアドレスRAのみを他のキャッシュ（CA
M）に転送しても、該アドレスRAに対応するデータがそ
のキャッシュに記憶されているか否かを判断することが
できる。

（発明が解決しようとする課題） 上記した従来の技術は、次のような問題点を有してい
た。

すなわち、前述したように、従来のマルチプロセッサ
システムにおいては、キャッシュとしてCAMが用いられ
ているが、CAMは、各エントリごとに比較器を必要とす
るために、その構成が極めて複雑である。

詳しく言えば、ダイレクトマップ方式、セットアソシ
アティブ方式等のキャッシュは、例えばRAMを用いて簡
単に構成されることができるが、CAMは、少なくともLSI
レベルの複雑な構成を必要とし、仮にこれを既成の回路
素子を用いて構成しようとすると、極めて大型の専有容
積を必要とする。

この結果、当該マルチプロセッサシステムの構成も複
雑化し、また高価になる。

本発明は、前述の問題点を解決するためになされたも
のである。

（課題を解決するための手段および作用） 前記の問題点を解決するために、本発明は、ライトイ
ン方式のキャッシュを用いたマルチプロセッサシステム
において、各キャッシュのエントリを決定するバーチャ
ルアドレスVAの少なくとも下位ビットをシステムバスに
送出するという手段を講じた点に特徴がある。

そしてこれにより、あるプロセッサシステム内のデー
タを書換えた場合においても、該データに対応する他の
キャッシュのエントリを決定することができるという作
用効果を生じさせることができる。

（実施例） 以下に、図面を参照して、本発明を詳細に説明する。

第２図は本発明が適用されるマルチプロセッサシステ
ムの概略構成図である。

第２図において、複数のプロセッサ１−１〜１−Ｎ
は、それぞれキャッシュ（ローカルキャッシュ）２−１
〜２−Ｎを備えている。

以下の説明においては、前記プロセッサ１−１および
キャッシュ２−１、プロセッサ１−２およびキャッシュ
２−２、……等、一のプロセッサと該プロセッサが管理
するキャッシュとをプロセッサシステム（プロセッサシ
ステム100−１〜100−Ｎ）という。

前記各プロセッサシステム100−１〜100−Ｎは、それ
ぞれシステムバス３を介してメモリ４に接続されてい
る。

第１図は本発明の一実施例に適用されるキャッシュ、
およびその近傍のブロック図である。第１図において、
第2,5図と同一の符号は、同一または同等部分をあらわ
している。

このキャッシュは、ダイレクトマップ方式かつライト
イン方式のキャッシュである。

第１図において、このキャッシュ２−１（または２−
２、……、２−Ｎ）の記憶領域は、基本的には、バーチ
ャルアドレスVAの上位ビットを記憶する領域（タグ）2
1、および前記バーチャルアドレスVAに対応するデータ
を記憶する領域22、データが書換えられたか否かを示す
ダーティビットを記憶する領域23、および前記バーチャ
ルアドレスVAに対応するリアルアドレスRAを記憶する領
域24より構成されている。

このキャッシュ２−１に接続されるプロセッサ１−１
のバーチャルアドレスレジスタ51は、その所定の下位ビ
ットの出力線がキャッシュ２−１のエントリ決定用信号
線に接続されている。プロセッサ１−１は、この出力線
を用いて、キャッシュ２−１のエントリを決定すること
ができる。

前記バーチャルアドレスレジスタ51の所定の上位ビッ
トの出力線、およびキャッシュ２−１の領域21の出力線
は、比較器25に接続されている。前記比較器25の出力線
は、プロセッサ１−１に接続されている。

前記バーチャルアドレスレジスタ51の下位ビット出力
線は、第１の信号線として、当該マルチプロセッサシス
テムのシステムバス３にも接続されている。

また、前記第１の信号線より送出されるバーチャルア
ドレスVAの下位ビットを、システムバス３よりキャッシ
ュ２−１に転送するために、該システムバス３およびキ
ャッシュ２−１間には、第２の信号線が接続されてい
る。この例においては、前記システムバス３およびキャ
ッシュ２−１間には、ラッチ用のバーチャルアドレスレ
ジスタ52が配置されているが、特に設けられなくても良
い。

当該キャッシュ２−１は、この第２の信号線より転送
されるバーチャルアドレスVAの下位ビットによっても、
そのエントリが決定されることができるように構成され
ている。

すなわち、当該キャッシュ２−１は、プロセッサ１−
１より出力されるバーチャルアドレスVAの下位ビット、
およびシステムバス３より転送されるバーチャルアドレ
スVAの下位ビットの双方により、異なるタイミングまた
は同一タイミングでエントリが決定され、データを読出
すことができるように、２ポートに構成されている。

システムバス３より引き出された第２の信号線を用い
て決定されるエントリの領域24の出力線、およびシステ
ムバス３より出力されるリアルアドレスRAの出力信号線
は、比較器26に接続されている。前記比較器26の出力線
は、当該キャッシュ２−１を管理するプロセッサ１−１
に接続されている。

以上の構成を有するマルチプロセッサシステムにおい
て、キャッシュ２−１にデータを記憶させる場合、まず
プロセッサのバーチャルアドレスレジスタ51より出力さ
れるバーチャルアドレスVAの下位ビットにより、当該キ
ャッシュのエントリが決定される。そして、前記エント
リより領域21に記憶されたデータ（バーチャルアドレス
VAの上位ビット）が読み出され、比較器25において、前
記バーチャルアドレスレジスタ51より出力されたバーチ
ャルアドレスVAの上位ビットと比較される。

前記両データが等しい場合には、前記エントリの領域
22内のデータがプロセッサに読み出される。

等しくない場合には、前記バーチャルアドレスVAが、
マップ機構（図示せず）によりリアルアドレスRAに変換
され、メモリに転送される。そして、前記リアルアドレ
スRAに対応するデータが該メモリより読み出され、当該
キャッシュの、前記バーチャルアドレスVAの下位ビット
により決定されるエントリの領域22に記憶される。

キャッシュ２−１内の所定エントリのデータを、同一
アドレスのデータとして他のデータに書換えた場合に
は、領域23にダーティビットをたてておく。

キャッシュ２−１内の所定エントリのデータを、異な
るアドレスのデータとして書換える場合には、そのエン
トリにダーティビットがたてられているものに限り、該
エントリ内データをメモリ４に出力し、該メモリ４内の
該当するデータの書換えを行う。このメモリ４へのデー
タ書換えの際には、前記バーチャルアドレスレジスタ51
よりバーチャルアドレスVAの下位ビットがシステムバス
３に出力され、また、同時にあるいはその後、該バーチ
ャルアドレスVAに対応するリアルアドレスRAがマップ機
構により変換されてシステムバス３に出力される。

ここで、バーチャルアドレスVAがバーチャルページナ
ンバーおよびページオフセットより成り、また、リアル
アドレスRAがリアルページナンバーおよびページオフセ
ットより成る場合において、エントリ決定のためにバー
チャルアドレスレジスタ51より当該キャッシュに出力さ
れるバーチャルアドレスVAの下位ビットは、ページオフ
セットを含むものである必要があるが、第１の信号線を
介してシステムバス３に出力されるデータは、ページオ
フセット信号を含まないものであっても良い。

当該プロセッサシステム以外のプロセッサシステムの
プロセッサは、システムバス３にバーチャルアドレスVA
の下位ビットが出力されるのを検出し、このビットをバ
ーチャルアドレスレジスタ52に一旦取り入れてラッチし
た後、該プロセッサに接続されたキャッシュに出力す
る。このキャッシュは、前記バーチャルアドレスVAの下
位ビットによりエントリが決定され、該エントリに記憶
されたリアルアドレスRAを比較器26に出力する。

前記比較器26は、前記リアルアドレスRAと、システム
バス３を介して転送されたリアルアドレスRAとを比較す
る。

前記各アドレスが一致している場合には、データの書
換えが行われたキャッシュより、そのデータが取り込ま
れ、データ書換えが行われる。

さて、このように、各プロセッサは、システムバス３
にバーチャルアドレスVAの下位ビットが送出されたか否
かを常に監視し、また、キャッシュ内データを書換える
プロセッサは、その書換え時にバーチャルアドレスVAの
下位ビットをシステムバス３に送出する。

この、システムバス３にバーチャルアドレスVAの下位
ビットが送出されたか否かを監視し、キャッシュ不整合
を回避すべくデータの書換えを行う各プロセッサの動作
を、さらに第３図を参照して説明する。

第３図は、各プロセッサの、バーチャルアドレスVAの
下位ビットの送出を監視し、キャッシュ不整合を回避す
るための動作を示すフローチャートである。

第３図において、まずステップS1においては、第２の
信号線よりバーチャルアドレスVAの下位ビットが出力さ
れたか否かが判別される。

バーチャルアドレスVAの下位ビットが検出されたなら
ば、ステップS2において、前記下位ビットにより当該プ
ロセッサが管理するキャッシュのエントリが決定され、
該エントリの領域24よりリアルアドレスRAを読み出す。

ステップS3においては、読み出されたリアルアドレス
RAと、システムバス３より出力されたリアルアドレスRA
とが一致したか否かが判別される。

一致していなければ、当該処理はそのまま終了する。

一致している場合には、データの書換えが行われたキ
ャッシュより、そのデータを取り込み、当該プロセッサ
が管理するキャッシュ内の、所定エントリ内のデータを
書換える。そして、その後当該処理は終了する。

第４図は本発明の一実施例の機能ブロック図である。
第４図において、第１図と同一の符号は、同一または同
等部分をあらわしている。またこの図においては、複数
のプロセッサシステムの内の一のプロセッサシステム
（プロセッサシステム100−１）のみの機能が示されて
いる。

第４図において、第１のデータ書換え手段61は、当該
プロセッサより出力されるバーチャルアドレスVAによ
り、データの書換えを行う手段である。

第２のデータ書換え手段62は、システムバス３より転
送されるバーチャルアドレスVAの下位ビット、およびリ
アルアドレスRAにより、キャッシュ不整合を回避するた
めにデータの書換えを行う手段である。

前記第１のデータ書換え手段61により、キャッシュ２
−１の所定エントリ内のデータ書換えが行われた後、バ
ーチャルアドレス下位ビット送出手段63は、前記書換え
に用いたバーチャルアドレスVAの下位ビットをシステム
バス３に送出する。また、マップ機構64は、前記書換え
時に、前記バーチャルアドレスVAをリアルアドレスRAに
変化し、システムバス３に送出する。

バーチャルアドレス下位ビット検出手段65は、システ
ムバス３内に送出されたバーチャルアドレスVAの下位ビ
ットを検出し、該ビットをリアルアドレス読出し手段66
に出力する。

前記リアルアドレス読出し手段66は、前記下位ビット
により決定されるキャッシュ２−１のエントリよりリア
ルアドレスRAを読みだし、比較器26に出力する。

前記比較器26は、この読み出されたリアルアドレスR
A、およびシステムバス３に送出されたリアルアドレスR
Aを比較し、その結果を第２のデータ書換え手段62に出
力する。

前記第２のデータ書換え手段62は、比較されたリアル
アドレスRAが互いに同じものであれば、システムバス３
を介して、データの書換えが行われたキャッシュより該
データを取り込み、キャッシュ２−１内の所定エントリ
のデータを書換える。比較されたリアルアドレスRAが互
いに同じものでなければ、データの書換えを行わない。

さて、本発明の構成は、基本的には、プロセッサによ
りキャッシュ内データを書換える際に、キャッシュのエ
ントリを決定するバーチャルアドレスVAの下位ビットを
システムバス３に送出するようにした点に特徴がある。

このように構成されることにより、あるプロセッサシ
ステムのキャッシュ内データの書換えが行われた場合
に、該データの書換えに用いられたバーチャルアドレス
VAに対応するリアルアドレスRAを他のキャッシュに転送
しても、該リアルアドレスRAを比較すべき、前記他のキ
ャッシュ内のエントリを決定することができ、これによ
り、キャッシュ不整合を回避することができる。

なお、第３図に示されたような、当該マルチプロセッ
サシステムを構成する各プロセッサが行う、キャッシュ
不整合回避のための処理動作（いわゆるスヌーピ動作）
は、公知の手法を用いて当業者により種々の形態に構成
されることができ、同図に示されたもののみに限定され
ないことは当然である。

また、前述の説明においては、キャッシュのエントリ
を決定するバーチャルアドレスVAの下位ビットのみが第
１の信号線を介してシステムバス３に送出されるととも
に、該下位ビットのみが第２の信号線を介してキャッシ
ュに転送されるものとして説明したが、本発明は特にこ
れのみに限定されることはなく、リアルアドレスRAすべ
てをシステムバス３に送出し、また該システムバス３よ
りキャッシュ内に取り込むようにしても良いことは当然
である。

さらに、前記実施例は、ダイレクトマップ方式のキャ
ッシュに本発明を適用した例であるが、本発明は特にこ
れのみに限定されることなく、セットアソシアティブ方
式等のキャッシュに適用されても良いことは当然であ
る。この場合の構成は当業者により容易に創作されるこ
とができるので、その説明は省略する。

（発明の効果） 以上の説明から明らかなように、本発明によれば、次
のような効果が達成される。

キャッシュ内データの書換えを行ったときに該データ
に対応するバーチャルアドレスVAの下位ビットを他のキ
ャッシュに転送することができるので、該キャッシュ
の、データを書換えるべきエントリを決定することがで
きる。

この結果、マルチプロセッサシステムにライトイン方
式で、かつダイレクトマップ方式あるいはセットアソシ
アティブ方式等のキャッシュを用いても、キャッシュの
不整合を回避することができる。すなわち、構成容易な
ダイレクトマップ方式あるいはセットアソシアティブ方
式等のキャッシュを用いて、マルチプロセッサシステム
を構成することができる。

したがって、当該マルチプロセッサシステムを容易に
構成することができる。

また、この結果、当該マルチプロセッサシステムを小
型かつ安価に製作することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に適用されるキャッシュ、お
よびその近傍のブロック図である。 第２図は本発明が適用されるマルチプロセッサシステム
の概略構成図である。 第３図は、各プロセッサの、バーチャルアドレスVAの下
位ビットの送出を監視し、キャッシュ不整合を回避する
ための動作を示すフローチャートである。 第４図は本発明の一実施例の機能ブロック図である。 第５図はライトイン方式、ダイレクトマップ方式のバー
チャルキャッシュの構成の一例を示す概略図である。 １−１〜１−Ｎ……プロセッサ、２−1,2−Ｎ……キャ
ッシュ、３……システムバス、４……メモリ、25,26…
…比較器、61……第１のデータ書換え手段、62……第２
のデータ書換え手段、63……バーチャルアドレス下位ビ
ット送出手段、64……マップ機構、65……バーチャルア
ドレス下位ビット検出手段、66……リアルアドレス読出
し手段、100−１〜100−Ｎ……プロセッサシステム

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサ、およびライトイン方式のキャ
   ッシュより成る複数のプロセッサシステムと、メモリ
   と、前記各プロセッサシステムおよび前記メモリを接続
   するシステムバスとより成るMIMD方式のマルチプロセッ
   サシステムであって、 前記各プロセッサシステムは、各キャッシュのエントリ
   を決定するためのバーチャルアドレスVAの少なくとも下
   位ビットを、前記システムバスに送出することを特徴と
   するマルチプロセッサシステム。
2. 【請求項２】プロセッサ、およびライトイン方式のキャ
   ッシュより成る複数のプロセッサシステムと、メモリ
   と、前記各プロセッサシステムおよび前記メモリを接続
   するシステムバスとより成るMIMD方式のマルチプロセッ
   サシステムであって、 前記各プロセッサシステムは、 各キャッシュのエントリを決定するためのバーチャルア
   ドレスVAの少なくとも下位ビットを、前記システムバス
   に送出する第１の信号線と、 前記システムバスに送出されたバーチャルアドレスVAの
   少なくとも下位ビットを、各キャッシュに転送する第２
   の信号線とを具備したことを特徴とするマルチプロセッ
   サシステム。
3. 【請求項３】プロセッサ、およびライトイン方式のキャ
   ッシュより成る複数のプロセッサシステムと、メモリ
   と、前記各プロセッサシステムおよび前記メモリを接続
   するシステムバスとより成るMIMD方式のマルチプロセッ
   サシステムであって、 前記各プロセッサシステムは、 バーチャルアドレスVAにより、キャッシュ内のデータ書
   換えを行う第１のデータ書換え手段と、 前記第１のデータ書換え手段によるデータ書換え時に、
   バーチャルアドレスVAの少なくとも下位ビットを前記シ
   ステムバスに送出するバーチャルアドレス下位ビット送
   出手段と、 前記第１のデータ書換え手段によるデータ書換え時に、
   前記バーチャルアドレスVAをリアルアドレスRAに変換し
   て、前記システムバスに送出する手段と、 他のプロセッサシステムより、前記システムバスに送出
   されるバーチャルアドレスVAの少なくとも下位ビットを
   検出するバーチャルアドレス下位ビット検出手段と、 前記バーチャルアドレス下位ビット検出手段により検出
   されたバーチャルアドレスVAの少なくとも下位ビットに
   より決定されるキャッシュのエントリより、リアルアド
   レスRAを読み出すリアルアドレス読出し手段と、 前記リアルアドレス読出し手段により読出されたリアル
   アドレスRA、および前記システムバスに送出されたリア
   ルアドレスRAを比較する比較器と、 前記比較器により前記各リアルアドレスRAが一致してい
   る場合に、前記他のプロセッサシステムにより書換えら
   れたデータを取り込み、当該キャッシュ内データを書換
   える第２のデータ書換え手段とを具備したことを特徴と
   するマルチプロセッサシステム。