JP2992621B2

JP2992621B2 - ロック転送方式

Info

Publication number: JP2992621B2
Application number: JP2329613A
Authority: JP
Inventors: 眞岡崎; 雄司柴田; 將夫浅井; 勝行岡田
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1990-11-30
Filing date: 1990-11-30
Publication date: 1999-12-20
Anticipated expiration: 2014-12-20
Also published as: JPH04205247A

Description

【発明の詳細な説明】〔概要〕バスインタフェース回路においてロック転送を行うた
めのロック転送方式に関し、バスインタフェース回路がつきはなしモードに設定さ
れている状態で、ロック転送を行う場合に、非つきはな
しモードに予め設定することなしに、ロック転送を実行
できるロック転送方式を提供することを目的とし、各プロセッサがローカルバスを経て接続されたバスイ
ンタフェース回路を介してシステムバスに接続されるマ
ルチプロセッサシステムにおける各バスインタフェース
回路が、非つきはなしモード動作機能と、つきはなしモ
ード動作機能とを有するとともに、ローカルバスのロッ
ク転送状態を検知してシステムバスへロック転送を行う
機能を有する場合に、つきはなしモード機能が有効なと
きにローカルバスから受信したアクセスがロック転送で
あるときその受信時直ちにローカルバスを解放せずにア
クセスをシステムバスに転送しシステムバスのアクセス
が完了したのちにローカルバスを解放する機能を設けた
ことによって構成する。

〔産業上の利用分野〕

本発明は、システムバスとその配下にあるローカルバ
スとのインタフェースを行う回路において、データ等の
ロック転送を行うためのロック転送方式に関するもので
ある。

共通メモリを有するマルチプロセッサシステムにおい
ては、共通資源の保護のために、排他制御を行う必要が
あるが、このような排他制御を実現する方法の一つに、
テストアンドセット制御（Ｔ＆Ｓ制御）がある。

Ｔ＆Ｓ制御は、共通メモリの一部をキーとして、共通
資源の使用状態を格納しておき、共通資源を使用すると
きはまずキーを読んで、使用中の場合は共通資源を使用
せず、未使用の場合はキーに使用中と書き込んだのちに
使用することによって、共通資源の排他制御を行う方法
である。

しかしながら、Ｔ＆Ｓ制御においては、キーの読み出
しと書き込みの間に、他のプロセッサ等がキーを読み出
したり書き込んだりする可能性があるので、Ｔ＆Ｓ制御
中は、ロック転送状態として、他のプロセッサ等がキー
に対してアクセスすることを制限する方法がとられるこ
とがある。このようなロック転送状態におけるアクセス
は、ロック転送と呼ばれる。

また、高速に大量のデータを転送する場合には、複数
のアクセスを連続して行う必要があるが、アクセスごと
にバス・アービトレーションを行うシステムの場合に
は、アクセスとアクセスの間に他のプロセッサ等が割り
込んでバスを使用することがあるため、転送速度を保証
することができなくなる。そのため、これらのアクセス
の間は、ロック転送状態として、他のプロセッサ等のア
クセスを制限することによって解決する方法がとられ
る。

また、プロセッサがシステムバスを介して共通メモリ
に対して書き込みを行う場合には、プロセッサがローカ
ルバスからバスインタフェース回路を経て書き込みを行
うが、この際のローカルバスの制御方法として、書き込
み完了までローカルバスを解放しない非つきはなしモー
ドと、バスインタフェース回路を介してシステムバスに
ライトアクセスしたら、ローカルバスを解放するつきは
なしモードとがある。

ロック転送方式においては、バスインタフェース回路
がつきはなしモードに設定されている状態で、ロック転
送を行う場合に、つきはなしモードを非つきはなしモー
ドに予め設定することなしに、ロック転送を実行できる
ことが要望される。

〔従来の技術〕

第６図は、マルチプロセッサシステムの構成を例示し
たものである。

第６図においては、複数の中央処理装置CPU₁,CPU₂,
…,CPU_nと、中央処理装置CPU₁,CPU₂,…,CPU_nが共通にア
クセスできる共通メモリCM₁,CM₂,…,CM_mと、各中央処理
装置CPU₁,CPU₂,…,CPU_nの共通メモリCM₁,CM₂,…,CM_mに
対するアクセスを調停するバスアービタBAとが、システ
ムバス11を介して接続されることが示されている。第６
図に示される構成は一般的なものであって、他に入出力
（IO）装置等が設けられる場合もある。

第７図は、各中央処理装置の構成を示したものであっ
て、CPU_nにおいて、マイクロプロセッサμP_nがローカル
バス12を経てバスインタフェース回路BIF_nに接続され、
バスインタフェース回路BIF_nからシステムバス11に接続
されることが示されている。

第８図は、バスインタフェース回路とバスアービタと
の接続を例示したものであって、各中央処理装置と共通
メモリに属するバスインタフェース回路BIF₁,BIF₂,…,B
IF_n+mとバスアービタBAとが、それぞれ個別線のバス権
要求信号であるリクエスト信号REQ₁,REQ₂,…REQ_n+mと、
バスマスタ通知信号であるアクノリジ信号ACK₁,ACK₂,…
ACK_n+mとを介して接続されることが示されている。バス
アービタBAは、複数のバスマスタ要求を調停する機能を
行う。

この場合におけるシステムバスの動作、すなわちシス
テムバスの転送手順は、次の順序によって行われる。

中央処理装置CPUがリクエスト信号REQをアサート
し、バス権を要求する。

バスアービタBAは、リクエスト信号REQに応じたア
クノリジ信号ACKをアサートする。

中央処理装置CPUは、アクノリジ信号ACKを受信した
らバスマスタとなり、リクエスト信号REQをネゲートし
て、データの転送を開始する。データの転送期間は、バ
スマスタがシステムバス上に、転送開始信号SBSと、転
送終了信号CPTとを各１サイクルアサートすることによ
って、通知する。

バスアービタBAは、転送終了信号CPTを受信したと
き、アクノリジ信号ACKをネゲートし、バス権の終了を
通知する。

またローカルバスの動作は、次のようにして行われ
る。

マイクロプロセッサμＰは、転送開始信号BSを１サ
イクルアサートするとともに、アドレス等を出力する。

転送開始信号BSを受信したとき、バスインタフェー
ス回路BIFは、つきはなしモードのときと、非つきはな
しモードのときとで、異なる動作を行う。

第９図は、非つきはなしモード時のバスインタフェー
ス回路の動作を説明するものであって、ライトアクセス
時のタイムチャートを示している。すなわちこの場合
は、ローカルバスの転送開始信号BSを受信したとき、バ
スインタフェース回路BIFは、システムバスに対して前
述の手順により転送を行い、アンサ待ちとなる。

システムバスのスレーブ装置からアンサを受信する
と、アンサ待ち状態を解除し、ローカルバスの受信完了
信号DC（Data complete）をアサートして、転送処理を
完了する。

第10図は、つきはなしモード時のバスインタフェース
回路の動作を説明するものである。すなわちこの場合
は、ローカルバスの転送開始信号BSを受信すると、バス
インタフェース回路BIFは、直ちに受信完了信号DCをア
サートするとともに、システムバスへ前記手順によって
転送する。この場合、アンサ待ちは行わない。

第11図は、システムバスのコマンドとアンサのフォー
マットを示したものである。

コマンドまたはアンサは、転送開始信号SBSがアサー
トされている間における、転送される先頭のデータであ
って、転送元ID,転送先ID,アンサの要，不要およびコマ
ンドまたはアンサの別を示している。

第12図は、バスインタフェース回路の構成を示したも
のであって、バッファ21,送信用FIFOメモリ22,バッファ
23,24,受信用FIFOメモリ25,バッファ26、受信制御部27,
FIFO制御部28,送信制御部29,受信制御部30,FIFO制御部3
1,送信制御部32を有することが示されている。

送信データは、ローカルバスからバッファ21,送信用F
IFOメモリ22、バッファ23を経て、システムバスに転送
される。一方、受信データは、システムバスからバッフ
ァ24,受信用FIFOメモリ25,バッファ26を経て、ローカル
バッファへ送られる。

この際、受信制御部27はローカルバスからシステムバ
スへの送信データの受信判定を行い、FIFO制御部28はこ
の判定結果に基づいてバッファ21のアドレス，データを
送信用FIFOメモリ22に書き込む制御を行う。送信制御部
29は、FIFO制御部28の制御から送信用FIFOメモリ22への
書き込みを検知すると、送信用FIFOメモリ22に書き込ま
れたアドレス，データを読み出してバッファ23を経てシ
ステムバスへ送出するように制御を行う。

また，受信制御部30はシステムバスからの受信データ
を受信すべきか否かを判定し、FIFO制御部31はこの判定
結果に基づいてバッファ24のデータを受信用FIFOメモリ
25に書き込む制御を行う。送信制御部32は受信用FIFOメ
モリ25に書き込まれたデータを読み出してバッファ26を
経てローカルバスへ送出するように制御を行う。

第13図は、ローカルバスの受信制御部27の構成を示し
たものであって、受信判定部35,入力アドレス制御部36,
入力済表示制御部37,DC制御部38を有することが示され
ている。

受信制御部27においては、ローカルバスから転送開始
信号BSを受信し、受信判定部35の出力が受信を示すと
き、入力アドレス制御部36からFIFO制御部28に対して、
送信用FIFOメモリ22のアドレスを更新する信号をアサー
トし、入力済表示部37によって、FIFO制御部28に対して
入力済を表示する信号をアサートする。

DC制御部38は、つきはなしモードのときは直ちにロー
カルバスへ受信完了信号DCをアサートし、アンサ不要信
号をFIFO制御部28に出力する。また、非つきはなしモー
ドのときは、受信完了信号DCをアサートせず、アンサ要
信号をFIFO制御部28に出力する。

第14図は、従来のDC制御部38の構成を示したものであ
る。

つきはなしレジスタ41は、つきはなし状態のときセッ
トされる。アンド回路42において、つきはなしレジスタ
41の出力と、ライトアクセス条件（リードライト信号RW
＝“0"）との論理積を求め、さらにアンド回路43におい
て、アンド回路42の出力と受信判定部35における受信判
定結果との論理積を求めた結果が“1"のとき、つきはな
しライトの状態と判定する。

このとき、アンド回路45によって、ローカルバスの転
送開始信号BSをフリップフロップ（FF）44を介して同期
をとった信号と、つきはなしライトの判定結果との論理
積を求めて、これによってフリップフロップ（FF）46を
経て受信完了信号DCをアサートする。従って、突き放し
状態でなく、つきはなしレジスタ41が“0"のときは、ロ
ーカルバスの転送開始信号BSによっては、受信完了信号
DCがアサートされない。

アンサを受信してから、ローカルバスを解放するとき
は、送信制御部29からの信号によって、オア回路47を経
て受信完了信号DCがアサートされる。

第15図は、FIFO制御部28の構成を示したものであっ
て、送信用FIFOメモリ22に対するFIFO制御部28の構成を
示し、入力アドレス部51,出力アドレス部52,キューバッ
ファ（１）53,キューバッファ（２）54,キューバッファ
（３）55,入力済表示部56,出力済表示部57,不一致検出
部58,一致検出部59を有することが示されている。

入力アドレス部51はカウンタからなり、受信制御部27
から更新信号が入力されるごとに「＋１」することによ
って、送信用FIFOメモリ22の書き込みアドレスを示す。
また、出力アドレス部52はカウンタからなり、受信制御
部29から更新信号が入力されるごとに「＋１」すること
によって、送信用FIFOメモリ22の読み出しアドレスを示
す。

キューバッファ（１）53は、送信用FIFOメモリ22に最
後に書き込まれた入力アドレスに１を加えたアドレスを
記録している。キューバッファ（２）54は、受信制御部
27からのアンサ要／不要の情報を記録している。キュー
バッファ（３）55は、ローカルバスのロック状態を記録
している。

入力済表示部56はカウンタからなり、ローカルバスか
ら受信するごとに「＋１」されて、送信用FIFOメモリ22
に書き込みを済ませたことを表示する。出力済表示部57
はカウンタからなり、システムバスに転送するごとに
「＋１」されて、送信用FIFOメモリ22から読み出しを済
ませたことを表示する。

キューバッファ（１）53〜キューバッファ（３）55の
書き込み，読み出しは、入力表示部56および出力表示部
57のカウンタ値に対応して行われる。

送信用FIFOメモリ22の動作は、次のようにして行われ
る。

受信制御部27から、入力アドレス更新信号を受信す
ると、送信用FIFOメモリ22へライトイネーブル信号WEを
アサートするとともに、入力アドレス部51の値を更新す
る。

キューバッファ（１）53〜キューバッファ（３）55
に所定の情報を記録する。

入力済表示部56のカウンタを「＋１」し、入力済と
する。

不一致検出部58で入力済表示部56のカウンタ値と、
出力済表示部57のカウンタ値とを比較し、入力済表示部
56の値の方が大きい場合（一致していないとき）は、転
送すべきものがあることを示しているので、この情報を
送信制御部29へ送る。

出力済表示部57のカウンタ値が示す送信用FIFOメモ
リ22からの読み出し数の情報を、送信制御部29へ送ると
ともに、一致検出部59で出力アドレス部52のカウンタ値
とキューバッファ（１）53の値とを比較して、比較結果
の情報を送信制御部29へ送る。

送信制御部29は、出力アドレスとキューバッファ
（１）53の値とが一致するまで、送信用FIFOメモリ22を
読み出し、システムバスへ転送する。

送信制御部29は転送が終了すると、出力済表示部57
のカウンタ値を「＋１」する。これによって、入力済表
示部56の値と、出力済表示部57の値が一致し、転送済と
なる。

第16図は、送信制御部29の構成を示したものであっ
て、送信用FIFO制御部28に対する送信制御部29の構成を
示し、REQ制御部61,SBS制御部62,CPT制御部63,転送中表
示部64,ロック線制御部65を有することが示されてい
る。

送信制御部29の動作は次のようにして行われる。

FIFO制御部28において、不一致検出部58で入力済表
示部56,出力済表示部57の値の一致がとれないことを示
す情報がREQ制御部61へ送られると、REQ制御部61はシス
テムバスにリクエスト信号REQをアサートする。

システムバスを介してバスアービタBAからアクノリ
ジ信号ACKを受信すると、リクエスト信号REQをネゲート
して、転送を開始する。

アクノリジ信号ACKを受信中は、バスインタフェー
ス回路BIFがバスマスタであることを示しているので、
バッファ23を開く。またSBS制御部62では、アクノリジ
信号ACKの立ち上がりから、転送開始信号SBSをアサート
する。

転送を開始すると、FIFO制御部28へ出力アドレス更
新信号を送り、送信用FIFOメモリ22を順に読み出して、
システムバスに転送する。

一致検出部59において、FIFO制御部28のキューバッ
ファ（１）53の値と出力アドレスとの一致が検出された
ときは、読み出すデータがないので、CPT制御部63によ
って、システムバスへ出力完了を示す転送終了信号CPT
をアサートして、システムバスを終了させる。また転送
終了信号CPTをFIFO制御部28へ送り、出力済表示部57の
カウンタを「＋１」することによって、バスインタフェ
ース回路BIF内部制御も出力済となる。

なおこのとき、ロック線制御部65は、キューバッフ
ァ（３）55にロック情報が記録されているので、アクノ
リジ信号ACKを受信したとき、システムバスのロック信
号SLOCをアサートしている。

第17図は、従来のロック線制御部65の構成を示したも
のである。

システムバスからアクノリジ信号ACKを受信して、バ
スインタフェース回路BIFがシステムバスのバスマスタ
になるときであって、キューバッファ（３）55の値がロ
ック転送を示しているときは、アンド回路71でアクノリ
ジ信号ACKとキューバッファ（３）55の出力値の論理積
を求め、オア回路72でこれとシステムバスのロック信号
LOCと論理和を求め、アンド回路73でこの出力とローカ
ルバスのロック信号LOCとの論理積をとった値をフリッ
プフロップ（FF）で同期をとったのち、その出力をシス
テムバスのロック信号SLOCとして出力する。

従って、ローカルバスのロック信号LOCをネゲートし
たときは、システムバスのロック信号SLOCもネゲートさ
れる。

このように、各プロセッサがローカルバスからバスイ
ンタフェース回路を介してシステムバスに接続されるマ
ルチプロセッサシステムにおいて、バスインタフェース
回路は、ローカルバスからアクセスを受信したのちシス
テムバスへ転送し、システムバスのアクセス完了したの
ち、ローカルバスを解放する。

従来、この場合におけるバスインタフェース回路の動
作は、ローカルバスからロック転送アクセスを受信した
場合には、システムバスへ転送するときに、システムバ
スをロック状態とし、ローカルバスのロック状態が解放
されたときに、システムバスのロック転送状態を解放す
ることによって、ロック転送を行うものであった。

〔発明が解決しようとする課題〕

しかしながら、ローカルバスからアクセスを受信した
のち、直ちにローカルバスを解放するつきはなしモード
を有するバスインタフェース回路の場合、システムバス
へ転送される以前に、ローカルバスが解放され、ローカ
ルバスのロック転送状態が解放され、従ってシステムバ
スのロック転送状態を解放する可能性があるため、ロッ
ク転送を行うことができないという問題があった。

従って、バスインタフェース回路がつきはなしモード
に設定されているときに、ロック転送を行う場合には、
まず始めにバスインタフェース回路を非つきはなしモー
ドに設定し、次にロック転送を行い、ロック転送が完了
したのち、再びバスインタフェース回路をつきはなしモ
ードに設定する必要があった。

本発明はこのような従来技術の課題を解決しようとす
るものであって、各プロセッサがバスインタフェース回
路を介してシステムバスに接続されるマルチプロセッサ
システムのバスインタフェース回路において、バスイン
タフェース回路がつきはなしモードに設定されている状
態で、ロック転送を行う場合に、つきはなしモードを非
つきはなしモードに予め設定することなしに、ロック転
送を実行できるロック転送方式を提供することを目的と
している。

〔課題を解決するための手段〕

第１図（ａ），（ｂ）は、本発明の原理的構成を示し
たものである。

本発明は第１図（ａ）にその原理的構成を示すよう
に、プロセッサμＰがローカルバス12を経て接続された
バスインタフェース回路BIFを介してシステムバス11に
接続されるマルチプロセッサシステムにおける各バスイ
ンタフェース回路BIFが、非つきはなしモード動作機能
１によって、ローカルバス12から受信したアクセスをシ
ステムバス11へ転送しシステムバス11のアクセスが完了
したときローカルバス12を解放し、つきはなしモード動
作機能２によって、ローカルバス12からアクセスを受信
したとき直ちにローカルバス12を解放したのちこのアク
セスをシステムバス11へ転送するとともに、システムバ
スロック転送機能３によって、ローカルバス12がロック
転送状態にされたときこれを検知してシステムバス11へ
ロック転送を行う場合に、ロック転送制御機能４を設け
て、つきはなしモード動作機能２が有効なときにローカ
ルバス12から受信したアクセスがロック転送によるもの
であるときこのアクセスの受信時ローカルバス12を解放
することなくアクセスをシステムバス11に転送しシステ
ムバス11のアクセスが完了したのちにローカルバス12を
解放するようにしたものである。

また本発明は第１図（ｂ）にその原理的構成を示すよ
うに、プロセッサμＰがローカルバス12を経て接続され
たバスインタフェース回路BIFを介してシステムバス11
に接続されるマルチプロセッサシステムにおける各バス
インタフェース回路BIFが、非つきはなしモード動作機
能１によって、ローカルバス12から受信したアクセスを
システムバス11へ転送しシステムバス11のアクセスが完
了したときローカルバス12を解放し、つきはなしモード
動作機能２によって、ローカルバス12からアクセスを受
信したとき直ちにローカルバス12を解放したのちこのア
クセスをシステムバス11へ転送するとともに、システム
バスロック転送機能３によって、ローカルバス12がロッ
ク転送状態にされたときこれを検知してシステムバス11
へロック転送を行う場合に、ロック転送完了検出機能５
を設けて、ローカルバス12のロック転送が完了したこと
を検知し、ロック転送終結機能６を設けて、ロック転送
の完了を検知したのちシステムバス11のアクセスが完了
したときシステムバス11のロック状態を終了させるよう
にしたものである。

〔作用〕

プロセッサがローカルバスを経て接続されたバスイン
タフェース回路を介してシステムバスに接続されるマル
チプロセッサシステムの各バスインタフェース回路が、
非つきはなしモードで、ローカルバスから受信したアク
セスをシステムバスへ転送してシステムバスのアクセス
が完了したときローカルバスを解放し、つきはなしモー
ドで、ローカルバスからアクセスを受信したとき直ちに
ローカルバスを解放したのち、このアクセスをシステム
バスへ転送するとともに、ローカルバスがロック転送状
態にされたときこれを検知してシステムバスへロック転
送を行うようになっている場合に、つきはなしモード時
に、ローカルバスから受信したアクセスがロック転送に
よるものであるとき、このアクセスの受信時ローカルバ
スを解放することなくアクセスをシステムバスに転送し
て、システムバスのアクセスが完了したのちにローカル
バスを解放するようにしたので、バスインタフェース回
路がつきはなしモードに設定されている状態で、ロック
転送を行う場合に、つきはなしモードを非つきはなしモ
ードに予め設定することなしに、ロック転送を実行する
ことができる。

また上述と同様のバスインタフェース回路において、
ローカルバスのロック転送が完了したことを検知し、ロ
ック転送の完了を検知したのちシステムバスのアクセス
が完了したときシステムバスのロック状態を終了させる
ようにしたので、バスインタフェース回路がつきはなし
モードに設定されている状態で、ロック転送を行う場合
に、つきはなしモードを非つきはなしモードに予め設定
することなしに、ロック転送を実行することができる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、本
発明におけるDC制御部38の構成を示している。第14図に
おけると同じものを同じ番号で示し、48はアンド回路で
ある。

第２図の実施例において、つきはなしレジスタ41は、
つきはなし状態のときセットされる。アンド回路42にお
いて、つきはなしレジスタ41の出力と、ライトアクセス
条件（リードライト信号RW＝“0"）との論理積を求めた
値に対して、アンド回路48において、ローカルバスのロ
ック信号LOCを反転させた値との論理積を求め、さらに
アンド回路43において、アンド回路48の出力と受信判定
部35における受信判定結果との論理積を求めた結果が
“1"のとき、つきはなしライトが判定される。

このとき、ローカルバスの転送開始信号BSを、フリッ
プフロップ（FF）44によって同期をとり、アンド回路45
を介してこれとつきはなしライトの判定結果との論理積
を求めて、フリップフロップ（FF）46を経てローカルバ
スの受信完了信号DCをアサートする。

このように、第２図の実施例によれば、バスインタフ
ェース回路BIFがつきはなしモードのときに、ロック信
号LOCを受信したときは、ローカルバスの転送開始信号B
Sを受信してもただちにローカルバスが解放されず、非
つきはなしモードとして動作する。

第３図は、第２図の実施例によるＴ＆Ｓ制御の動作を
説明したものである。

第３図の例ではＴ＆Ｓ制御を行うので、リード動作が
最初行われ、次にライト動作が行われる。

マイクロプロセッサμＰは、ローカルバスの転送開
始信号BSを１サイクルアサートするとともに、アドレス
等を出力する。同時にローカルバスのロック信号LOCが
アサートされる。

バスインタフェース回路BIFが転送開始信号BSを受
信すると、システムバスに対して、リクエスト信号REQ1
を出力する。

バスアービタBAからアクノリジ信号ACK1が返ってく
ると、バスインタフェース回路BIFからシステムバスに
転送開始信号SBSをアサートし、転送元と転送先を指定
したコマンドＣと、アドレスＡをシステムバスへ転送す
る。

このとき、バスインタフェース回路BIFは、システ
ムバス上のロック信号SLOCをアサートして、システムバ
ス上をロック状態とする。そして、コマンドとアドレス
の転送を終了すると、転送終了信号CPTをアサートし
て、一旦、転送を終了する。

その後、共通メモリCMからアンサANとデータＤが返
ってくるが、この場合も、同様の手順で、共通メモリCM
からリクエスト信号REQ2が出力されたのち、バスアービ
タBAからアクノリジ信号ACK2が返ってきてから、共通メ
モリCMがシステムバス上に転送開始信号SBSをアサート
し、同時にアンサANを出力する。この際、共通メモリCM
は、アンサANにおいて、コマンドで指定された転送元と
転送先とを入れ替えてシステムバスに転送する。次に共
通メモリCMからデータＤが転送され転送終了すると、転
送終了信号CPTがアサートされる。

バスインタフェース回路BIFでは、転送終了信号CPT
を受信したとき、ローカルバス上に受信完了信号DCを返
してデータ線をアサートし、マイクロプロセッサμＰに
データを転送する。

次に、システムバスのロック信号SLOCをネゲートせず
に、転送開始信号BSをアサートして、ライト動作を行
う。

マイクロプロセッサμＰは、転送開始信号BSをアサ
ートするとともに、アドレスとデータを出力する。

バスインタフェース回路BIFはリクエスト信号REQ1を
アサートして、バスアービタBAからアクノリジ信号ACK1
を受信したとき、システムバス上に転送開始信号SBSを
アサートし、コマンドＣと、アドレスＡと、データＤを
システムバスへ転送し、転送終了時、転送終了信号CPT
をアサートする。

転送終了によって共通メモリCMから、リクエスト信
号REQ2をアサートして、バスアービタBAからアクノリジ
信号ACK2が返ってきたとき、共通メモリCMがシステムバ
ス上に転送開始信号SBSをアサートし、同時にアンサAN
を出力して転送終了すると、転送終了信号CPTをアサー
トする。

バスインタフェース回路BIFでは、アンサANを受け
取ったとき、受信完了信号DCをローカルバス上に返し
て、ロック信号LOCをネゲートする。ローカルバス上の
ロック信号がネゲートされることによって、システムバ
ス上のロック信号SLOCがネゲートされる。

第４図は本発明の他の実施例を示したものであって、
本発明におけるロック線制御部65の構成を示している。
第17図におけると同じものを同じ番号で示し、75,76は
フリップフロップ（FF）、77〜79はアンド回路、80はオ
ア回路である。

第４図の回路においては、FF75でローカルバスのロッ
ク信号LOCをサンプルし、アンド回路77でこのサンプル
値とロック信号LOCを反転した値との論理積を求めるこ
とによって、ロック信号LOCのネゲートを検出する。さ
らにオア回路80,アンド回路78,FF76からなる回路でロッ
ク信号LOCのネゲート検出時これをFF76に保持するとと
もに、転送終了信号CPTの発生時、保持を解く。アンド
回路79は、FF76に保持された信号と転送終了信号CPTと
の論理積の出力を発生する。

一方、アンド回路71でアクノリジ信号ACKとキューバ
ッファ（３）の値との論理積を求め、オア回路72を経て
この信号とシステムバスのロック信号SLOCとの論理和を
とった信号と、アンド回路79の出力を反転した信号との
論理積をとった信号をFF74で同期をとって、システムバ
スのロック信号SLOCとして出力する。

従って第４図の回路によれば、ローカルバスのロック
信号がネゲートされたのち、バスインタフェース回路BI
Fが転送終了信号CPTをアサートした次のサイクルで、シ
ステムバスのロック信号SLOCをネゲートすることができ
る。

第５図は、第４図の実施例によるＴ＆Ｓ制御の動作を
説明したものである。

第５図の例ではＴ＆Ｓ制御を行うので、リード動作が
最初行われ、次にライト動作が行われる。

リード時の動作は、第３図に示された実施例の場合
と同様である。

次にライト動作時においては、マイクロプロセッサ
μＰは転送開始信号BSをアサートするととともに、アド
レスとデータを出力し、出力終了時、転送終了信号CPT
をアサートするとともに、ローカルバスのロック信号LO
Cをネゲートする。

バスインタフェース回路BIFでは、この状態でシス
テムバスのロック信号SLOCをネゲートすることなくリク
エスト信号REQ1をアサートし、共通メモリCMからアクノ
リジ信号ACK1を受信したとき、システムバス上に転送開
始信号SBSをアサートし、コマンドＣとアドレスＡをシ
ステムバス上に転送する。そして転送終了時、転送終了
信号CPTをアサートしたのち、システムバスのロック信
号SLOCをネゲートする。

〔発明の効果〕

以上説明したように本発明によれば、複数の中央処理
装置と、共通メモリがシステムバスに接続されるととも
に、各中央処理装置が、ローカルバスを経て接続された
バスインタフェース回路を介してシステムバスに接続さ
れるマルチプロセッサシステムにおいて、バスインタフ
ェース回路がつきはなしモードに設定されている状態で
ロック転送を行う場合に、つきはなしモードを非つきは
なしモードに予め設定することなく実行することができ
る。

【図面の簡単な説明】

第１図（ａ），（ｂ）は本発明の原理的構成を示す図、
第２図は本発明の一実施例を示す図、第３図は第２図の
実施例によるＴ＆Ｓ制御の動作を説明する図、第４図は
本発明の他の実施例を示す図、第５図は第４図の実施例
によるＴ＆Ｓ制御の動作を説明する図、第６図はマルチ
プロセッサシステムの構成を例示する図、第７図は各中
央処理装置の構成を示す図、第８図はバスインタフェー
ス回路とバスアービタとの接続を例示する図、第９図は
非つきはなしモード時のバスインタフェース回路の動作
を説明する図、第10図はつきはなしモード時のバスイン
タフェース回路の動作を説明する図、第11図はシステム
バスのコマンドとアンサのフォーマットを示す図、第12
図はバスインタフェース回路の構成を示す図、第13図は
ローカルバスの受信制御部の構成を示す図、第14図は従
来のDC制御部の構成を示す図、第15図はFIFO制御部の構
成を示す図、第16図は送信制御部の構成を示す図、第17
図は従来のロック線制御部の構成を示す図である。 μＰはプロセッサ、BIFはバスインタフェース回路、１
は非つきはなしモード動作機能、２はつきはなしモード
動作機能、３はシステムバスロック転送機能、４はロッ
ク転送制御機能、５はロック転送完了検出機能、６はロ
ック転送終結機能、11はシステムバス、12はローカルバ
スである。

フロントページの続き (72)発明者浅井將夫神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者岡田勝行東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (56)参考文献特開平２−226356（ＪＰ，Ａ) 特開昭63−266576（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/177,13/00

Claims

(57)【特許請求の範囲】

【請求項１】各プロセッサ（μＰ）がローカルバス（1
2）を経て接続されたバスインタフェース回路（BIF）を
介してシステムバス（11）に接続されるマルチプロセッ
サシステムにおける各バスインタフェース回路（BIF）
が、ローカルバス（12）から受信したアクセスをシステムバ
ス（11）へ転送し該システムバス（11）のアクセスが完
了したとき該ローカルバス（12）を解放する非つきはな
しモード動作機能（１）と、ローカルバス（12）からアクセスを受信したとき直ちに
ローカルバス（12）を解放したのち該アクセスをシステ
ムバス（11）へ転送するつきはなしモード動作機能
（２）とを有するとともに、ローカルバス（12）がロック転送状態にされたときこれ
を検知してシステムバス（11）へロック転送を行うシス
テムバスロック転送機能（３）を有する場合に、前記つきはなしモード動作機能（２）が有効なときにロ
ーカルバス（12）から受信したアクセスがロック転送に
よるものであるとき該アクセスの受信時ローカルバス
（12）を解放することなく該アクセスをシステムバス
（11）に転送しシステムバス（11）のアクセスが完了し
たのちにローカルバス（12）を解放するロック転送制御
機能（４）を設けたことを特徴とするロック転送方式。
【請求項２】各プロセッサ（μＰ）がローカルバス（1
2）を経て接続されたバスインタフェース回路（BIF）を
介してシステムバス（11）に接続されるマルチプロセッ
サシステムにおける各バスインタフェース回路（BIF）
が、ローカルバス（12）から受信したアクセスをシステムバ
ス（11）へ転送し該システムバス（11）のアクセスが完
了したとき該ローカルバス（12）を解放する非つきはな
しモード動作機能（１）と、ローカルバス（12）からアクセスを受信したとき直ちに
ローカルバス（12）を解放したのち該アクセスをシステ
ムバス（11）へ転送するつきはなしモード動作機能
（２）とを有するとともに、ローカルバス（12）がロック転送状態にされたときこれ
を検知してシステムバス（11）へロック転送を行うシス
テムバスロック転送機能（３）を有する場合に、ローカルバス（12）のロック転送が完了したことを検知
するロック転送完了検出機能（５）と、該ロック転送の完了を検知したのちシステムバス（11）
のアクセスが完了したときシステバス（11）のロック状
態を終了させるロック転送終結機能（６）とを設けたこ
とを特徴とするロック転送方式。