JPS5812611B2 - デ−タテンソウセイギヨホウシキ - Google Patents

デ−タテンソウセイギヨホウシキ

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Publication number
JPS5812611B2
JPS5812611B2 JP50124142A JP12414275A JPS5812611B2 JP S5812611 B2 JPS5812611 B2 JP S5812611B2 JP 50124142 A JP50124142 A JP 50124142A JP 12414275 A JP12414275 A JP 12414275A JP S5812611 B2 JPS5812611 B2 JP S5812611B2
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JP
Japan
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bus
line
priority
data transfer
data
Prior art date
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Expired
Application number
JP50124142A
Other languages
English (en)
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JPS5247652A (en
Inventor
江口精治
鈴木清吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Priority to US05/732,968 priority patent/US4151592A/en
Publication of JPS5247652A publication Critical patent/JPS5247652A/ja
Publication of JPS5812611B2 publication Critical patent/JPS5812611B2/ja
Expired legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

Description

【発明の詳細な説明】 本発明は電子計算機において、１つのデータ転送ライン
を複数のデータ処理装置が共有する場合のデータ転送制
御方式に関する。
ミニコンピュータ或いはマイクロコンピュータにおいて
、１つのデータ転送ライン（以下バスと略称する）を複
数のデータ処理装置（以下ＣＰＵと略称する）あるいは
それに準ずる装置が共有しと使用するシステム、例えば
マルチプロセッサシステムをとる場合がある。
この場合、ＣＰＵのバス使用権に関する優先度に基づい
てバスの使用割当を効率よく行なう必要があり、従来で
は多数のバス使用の要求信号を早い順番に受付ける方式
、バスの使用要求にハードウエアによる固定化した優先
度を付けて、その優先度に従ってバス使用要求を受付け
る方式等が用いられ、一度バスの使用権が与えられると
、そのオペレーションが終了するまでの他の装置を待機
するようにしている。
しかしながら、上記従来の方式では、バス使用要求を早
い順番に受付けるようにした場合、バス使用要求信号に
何等優先度が加味されないので、重要な要求、緊急な要
求に対処しきれない欠点があり、また、優先度を固定化
した場合ジョブによる優先一度の変換、マルチプロセッ
サシステムにおけるショブ移管に伴う優先度の変更等の
融通性を持たない欠点がある。
さらに、バス使用権が与えられた場合にそのオペレーシ
ョンが終了するまで他の装置を待機するようにすると、
あるＣＰＵのバスの連続使用が長い場合、他に優先度の
高いバス使用要求があっても長い間待たされるという欠
点がある。
本発明は上記の点に鑑みてなされたもので、バス使用要
求の優先度を必要に応じて書換えることができ、また、
重要な要求、緊急な要求に対してはバス使用中であって
も優先的に要求の受付けが行なわれるデータ転送制御方
式を提供することを目的とする。
以下、図面を参照して本発明の一実施例を説明する。
第１図において１１はバスランクセット回路で、コント
ロールライン１２を介して例えば読出し、書込み等の制
御信号が与えられると共に、データバス１３を介して各
ＣＰＵに対する優先度データが与えられる。
また、このバスランクセット回路１１にセットされたデ
ータは、例えばシステムのイニシャライズ信号によって
リセットされる。
そして、上記バスランクセット回路１１にセットされた
内容は、優先度検出回路１４に送られる。
この優先度検出回路１４は、バスランクセット回路１１
から与えられるバスランク情報を基に各ＣＰＵのバス使
用要求信号に対して優先度を決定する。
この優先度検出回路１４の出力は、バス制御回路１５に
送られる。
このバス制御回路１５は各ＣＰＵからのバス使用要求信
号に対し、優先度検出回路１４からの優先度情報に従っ
てバス使用許可応答信号（以下ＡＣＫと略称する）を発
生する。
このＡＣＫ信号が与えられたＣＰＵがバス使用権を専有
する。
次に上記のように構成された本発明の動作を第２図に示
すタイミングチャートを参照して説明する。
バスランクセット回路１１はシステムのイニシャルリセ
ット信号によってリセットされ、その後デークバス１３
を介して与えられる各ＣＰＵのランク情報がセットされ
る。
このＣＰＵのランク情報はプログラムによって任意に設
定し得るものである。
そして、上記バスランクセッ回路１１にセットされたバ
スランク情報は優先度検出回路１４に送られる。
この優先度検出回路１４は入力されるバスランク情報を
基に各ＣＰＵのバス使用要求に対する優先度を決定し、
例えばＡＣＫＩＮＨｉｊ等の信号を出力する，。
このＡＣＫ ＩＮＨｉｊ信萼は、ｉ番目の・硲ス使用
要求信号に対し、ｊ番，目のバス使用要求信号の優先度
が高いためにバスオペレーションを禁止待機させる信号
である。
しかして、今第２図ａに示すように、あるＣＰＵからバ
ス使用要求信号が出されたとすると、この要求信号を受
けたバス制御回路１５は、第２図ｂに．示すように、内
部のフリツプフロツプをセットしてバス使用要求が出さ
れたことを記憶すると共に、現在バスが使用されていな
いか、あるいは他に優先度の高いバス使用要求が出され
ていないかの判定を行う。
この判定の結果、バスが現在使用中であったり、あるい
は他に優先度の高いバス使用要求が出されていたりした
場合は、ＡＣＫ信号を出力せず、バスの使用を待機させ
る。
そして、現在実行中のバスオペレーションを終了してバ
スが開放されると、バス制御回路１５は待機中のＣＰＵ
に対し第２図Ｃに示すように、ＡＣＫ信号を出力する。
このＡＣＫ信号が与えられたＣＰＵは第２図ｄに示すよ
うにバスを専有し、バスオペレーションを開始する。
このバスオペレーションが開始されると、バス制御回路
１５内の前記バス使用要求信号によってセットされたフ
リップフロップが第２図ｂに示すようにリセットされる
。
上記フリップフロツプがリセットされるとバス制御回路
１５は、次のバス使用に関するバス使用要求信号の検出
を開始し、現在実行中のバスオペレーションより優先度
の高いバス使用要求信号がＣ Ｐ’Ｕから送られてきた
場合に第２図Ｃに示すようにＡＣＫ信号をリセットして
、現在バスオペレーションを実行しているＣＰＵに対す
るバス使用権を中止する。
バス使用権を中止されたＣＰＵは第２図ｄに示すように
現在実行中のバスオペレーションをある区切りがついた
時点で、つまり、データの転送処理が乱されない時点で
中断し、第２図ａ，ｄに示すようにバス使用要求信号及
びバス使用中信号の出力を停止して直ちにバスを開放す
る。
上記バス使用要求信号は、バス使用の要求を示すと共に
、バスを専有して使用しているというステータス信号を
兼ねるものである。
上記バスの開放が行われると、他の優先度の高いバス使
用要求が受付られ、上記の場合と同様の動作が行われる
。
以上述べたように本発明によれば、バスランクセット回
路１１の内容をプログラム的に任意に変更できるので、
ショブによる優先度の変換、マルチプロセッサシステム
におけるジョブ移管に伴う優先度の変更等がきわめて容
易となり、柔軟性に優れたシステム構成とすることがで
ぶ、また現在実行中のバスロケーションより優先度の高
いバス使用要求が送られてきた場合には、バスの使用を
中断して優先度の高い要求信号にバスを開放するように
しているので、重要な要求、緊急な要求に対してきわめ
て迅速に対処できるデータ転送制御方式を提供し得るも
のである。
【図面の簡単な説明】
第１図は本発明の一実施例を示す構成図、第２図は同実
施例の動作を説明するためのタイミングチャートである
。 １１・・・・・・バスランクセット回路、１４・・・・
・・優先度検出回路、１５・・・・・・バス制御回路。

Claims (1)

    【特許請求の範囲】
  1. １ 複数のデータ処理装置によって共有されるデータ転
    送ラインと、上記データ処理装置から出力されるデータ
    転送ライン使用要求の優先度を記憶する書換え可能なバ
    スランク記憶部と、このバスランク記憶部に記憶された
    バスランク情報に従ってデータ処理装置からのライン使
    用要求に対して優先度順にライン使用許可信号を与える
    手段と、ライン使用中にそれより優先度の高いライン使
    用要求信号が出された場合に実行を乱さない時点でデー
    タ転送を中断してデータ転送ラインを開放する手段と、
    上記データ処理装置がラインを使用している間はライン
    使用中信号を出力してラインが使用中であることを示す
    手段とを具備したことを特徴とするデータ転送制御方式
    。
JP50124142A 1975-10-15 1975-10-15 デ−タテンソウセイギヨホウシキ Expired JPS5812611B2 (ja)

Priority Applications (2)

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JP50124142A JPS5812611B2 (ja) 1975-10-15 1975-10-15 デ−タテンソウセイギヨホウシキ
US05/732,968 US4151592A (en) 1975-10-15 1976-10-15 Data transfer control system

Applications Claiming Priority (1)

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JP50124142A JPS5812611B2 (ja) 1975-10-15 1975-10-15 デ−タテンソウセイギヨホウシキ

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JPS5247652A JPS5247652A (en) 1977-04-15
JPS5812611B2 true JPS5812611B2 (ja) 1983-03-09

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