SE445861B - Prioritetsfordelningsanordning for datorer - Google Patents

Prioritetsfordelningsanordning for datorer

Info

Publication number
SE445861B
SE445861B SE8406312A SE8406312A SE445861B SE 445861 B SE445861 B SE 445861B SE 8406312 A SE8406312 A SE 8406312A SE 8406312 A SE8406312 A SE 8406312A SE 445861 B SE445861 B SE 445861B
Authority
SE
Sweden
Prior art keywords
priority
bus
signal
access
logic circuit
Prior art date
Application number
SE8406312A
Other languages
English (en)
Other versions
SE8406312L (sv
SE8406312D0 (sv
Inventor
L-O Kling
Original Assignee
Ellemtel Utvecklings Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Publication of SE8406312D0 publication Critical patent/SE8406312D0/sv
Priority to SE8406312A priority Critical patent/SE445861B/sv
Application filed by Ellemtel Utvecklings Ab filed Critical Ellemtel Utvecklings Ab
Priority to NZ214010A priority patent/NZ214010A/xx
Priority to US06/882,933 priority patent/US4791563A/en
Priority to BR8507112A priority patent/BR8507112A/pt
Priority to DE8585905902T priority patent/DE3572552D1/de
Priority to EP85905902A priority patent/EP0205472B1/en
Priority to JP60505172A priority patent/JPH0630086B2/ja
Priority to AU50932/85A priority patent/AU580359B2/en
Priority to KR1019860700547A priority patent/KR910003015B1/ko
Priority to AT85905902T priority patent/ATE45825T1/de
Priority to PCT/SE1985/000429 priority patent/WO1986003606A1/en
Priority to MX629A priority patent/MX158467A/es
Priority to TR47073/85A priority patent/TR22658A/xx
Priority to GR852847A priority patent/GR852847B/el
Priority to IE3053/85A priority patent/IE57050B1/en
Priority to PT81612A priority patent/PT81612B/pt
Priority to EG777/85A priority patent/EG17290A/xx
Priority to IT23124/85A priority patent/IT1186409B/it
Priority to CA000497302A priority patent/CA1241767A/en
Priority to ES549805A priority patent/ES8702677A1/es
Priority to MA20820A priority patent/MA20594A1/fr
Publication of SE8406312L publication Critical patent/SE8406312L/sv
Priority to FI862682A priority patent/FI88549C/sv
Priority to NO86862764A priority patent/NO170999C/no
Publication of SE445861B publication Critical patent/SE445861B/sv
Priority to DK381686A priority patent/DK165077C/da

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/366Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/46Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using electromechanical counter-type accumulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Computational Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)
  • Hardware Redundancy (AREA)
  • Remote Monitoring And Control Of Power-Distribution Networks (AREA)
  • Supply And Distribution Of Alternating Current (AREA)
  • Transmitters (AREA)
  • Electronic Switches (AREA)
  • Steroid Compounds (AREA)
  • Peptides Or Proteins (AREA)
  • Curing Cements, Concrete, And Artificial Stone (AREA)
  • Medicines That Contain Protein Lipid Enzymes And Other Medicines (AREA)
  • Devices For Checking Fares Or Tickets At Control Points (AREA)
  • Saccharide Compounds (AREA)

Description

10 15 20 25 30 8406312-2 FIGURBESKRIVING Uppfinningen förklaras härnedan med hjälp av ett utföringsexempel under hänvisning till bifogad ritning, pa vilken figur 1 är ett blockschema över ett processorsystem med över en gemensam buss arbetande processorer, figur 2 är ett blockschema över en prioritetsfördelningsanordning enligt uppfinningen och figur 3 är ett tidsdiagram över tilldelningen av bussen när den högprioriterade processorn inte är i omedelbart behov av bussen. uTFöRINGsr-'ORM Enligt figur 1 är en processor 1 med hög prioritet över en bussledning 2 sammenkopplad med ett antal làgprioriterade processorer 3a-3h sammanlagt åtta. Till bussen är anslutet ett minne 4 till vilket prooessorerna har tillgång över bussen. Problemet som uppstår vid detta samarbete är att man alltid maste tillförsäkra access för den högprioriterade processorn samtidigt som de lagprioriterade processorerna delar den återstående accesstiden. Detta löses enligt uppfinningen med prioritetsfördelnigsanordningen som betecknas med 5.
Anordningen är antydd som en separat enhet men den kan vara uppdelad pa sådant sätt att vissa delar befinner sig i processorerna. Signalerna med vilka dessa enheter kommunicerar med varandra kommer att förklaras närmare i samband med figur 2. Deras benämningar är följande: BMA = bus master address. Väljer en av de 8 lâgprioriterade processorerna.
EBG = external bus grant. Beviljar access för nagon av de lagprioriterade enheterna.
MBG = intensive processor bus grant. Beviljar access för den högpriorterade processorn.
RGB = request bus. Begäran om bussen från de làgprioriterade enheterna.
REB = reserv bus. Begäran om bussen från den högprioriterade processorn.
BOC = bus occupied. Bussen är upptagen, arbete pågår.
Figur 2 visar prioritetsfördelningsanordningen i form av ett blockschema. Den inbördes fördelningen av bussen mellan lâgprioriterade processorer sker med hjälp av en logik som består av ett PROM-minne 10 och ett register ll. Varje lågprioriterad processor 3a-3h enligt exemplet sammanlagt åtta sänder en signal RGB med begäran om access till PROM minnet 10 som innehåller en 10 15 20 25 30 35 8406312-2 tabell. I tabellen anges adressen till den av de lagprioriterade processorerna som närmast skall aktiveras. Adressen utpekas genom en signal BMA som över en treledarledning möjliggör adressering av atta olika enheter. Den utmatade adressen registreras i registret ll och utpekar i minnet en ny adress som skall utnyttjas när nästa lagprioriterade processor sänder en RGB signal. Av de lagprioriterade enheterna är endast enheten 3h antydd i detalj. Med 6 betecknas en väntevippa vars utgang aktiveras när bussaccess önskas enligt programmet och med 7 betecknas en accessvippa, som aktiveras när processorn har erhallit access och halls aktiverad sa länge denna processor utnyttjar bussen. Under denna tid avger vippan signalen BOC som anger, att bussen är upptagen av processorn. Aktiveringen av vippen 7 sker därigenom, att en jämförare 8 fastställer att den fran registret ll sända adressen BMA överensstämmer med processorns egen adress och aktiverar en ingang hos en OCH-krets 9 som över en annan ingang erhåller en EBG signal som anger att bussen är tillgänglig för de lagprioriterade processorerna. En sadan anordning är tidigare känd. Önskar man nu uppdela accessen mellan de lagprioriterade processorerna mh den högprioriterade processorn pa sadant sätt/att de lagprioriterade enheterna skall ha tillgång till bussen under en tid som star i en viss proportion till tiden under vilken den högprioriterade processorn använder bussen, samtidigt som den högprioriterade processorn har omedelbar tillgång till bussen när som helst, är en anordning enligt uppfinningen nödvändig. Anordningen omfattar en första logikkrets 20 som styr tilldelningen av bussen alternativt till den högprioritera- de enheten eller en lagprioriterad enhet och en andra logikkrets 40 vars utgangssignal anger att den högprioriterade enheten är i omedelbart behov av bussen eller att den tillfälligt kan överlåta bussen till en lagprioriterad enhet.
Enligt utföringsexemplet är den första logikkretsen 20 anordnad utanför proces- sorerna medan den andra logikkretsen 40 ligger i den högprioriterade proces- sorn. Det är emellertid utan betydelse ur uppfinningens synpunkt var logikkret- sarna ligger.
Den första logikkretsen 20 har tre ingångar, en första där en signal RGB uppträder när nagon av de lagprioriterade enheterna behöver bussen, en andra ingang där en signal REB uppträder när den högprioriterade enheten behöver bussen och en tredje ingang där en signal BOC uppträder som anger att bussen är upptagen av nagon av enheterna. Signalerna pa den första och den andra ingången ledes till en OCH-krets 21 som avger en utgangssignal endast om den 10 15 20 25 30 35 8406312-2 4 högprioriterade enheten inte begär tillgång, i motsatt fall är den spärrad. Denna signal matas till en ingång hos en OCH-krets 22 vars negerande ingång erhåller signalen BOC. När således signalen BOC upphör i samband med att bussen blir ledig och signalen REB inte uppträder då den högprioriterade enheten inte är i omedelbart behov av bussen, utsänds en EBG signal för att möjliggöra access för någon av de lågprioriterade enheterna. En ytterligare OCH-krets 23 är anordnad som erhåller OCH-kretsens 21 utgångssignal å ena sidan och BOC- signalen å andra sidan. Upphör båda dessa signaler alstras signalen MBG som tilldelar bussen till den högprioriterade enheten och den matas till den andra logikkretsen 40.
Med 30 betecknas en programväljare som i beroende av det pågående program- met åstadkommer en av två alternativa signaler. Den första typen av signal från prograrnväljaren innebär att omedelbar bussaccess önskas av den högpriori- terade enheten, den andra signalen innebär att omedelbar access önskas men att även lågprioriterade enheter tillåts att utnyttja bussen. Med 41 betecknas en väntevippa, vars utgång aktiveras omdelbart när den första typen av signal matas till dess aktiveringsingång S. Utgångssignalen spärrar kretsen 21, så att bussaccess från de lågprioriterade enheterna hindras och när beläggningssignal BOC upphör tilldelas bussen åter till den högprioriterade enheten genom signalen MBG. Denna matas till den ena ingången av en OCH-krets 39, vars andra ingång över en ELLER-krets 38 erhåller programväljarens signal. OCH- kretsens 39 utgångssignal aktiverar en accessvippa 42, som över sin utgång matar en BOC signal till logikkretsen 20 för att ange, att bussen är upptagen.
Om signalen av den första typen kvarstår från programväljaren aktiveras väntevippans 41 utgång omedelbart, så att kretsen 21 hålls spärrad och någon EBG signal inte sänds ut för att ge access åt de lågprioriterade enheterna. Den andra typen av signal från programväljaren 30 innebär att den högprioriterade enheten kan tillåta access från en lågprioriterad enhet. En vippa 43 som aktiveras av denna signal matar en signal till ingången av en OCH-krets 46 hos vilken en negerande ingång är ansluten till vippans 42 utgång så att den är spärrad hela tiden den högprioriterade processorn utnyttjar bussen. OCH- kretsens 46 utgång är ansluten till en ingång hos ELLER kretsen 47 som kommer att sända kretsens 46 utgångssignal till OCH-kretsen 21. Genom att aktive- ringen av kretsens 46 utgångssignal och således alstringen av REB signalen sker till följd av fördröjningskretsen 48 med en viss fördröjning efter att BOC signalen har upphört, uppträder REB signalen först efter att EBG signalen har ,_ 10 15 8406312-2 5 uppstatt över kretsens 22 utgång, sa att en av de lagprioriterade enheterna kommer att få access. Omedelbart därefter uppträder REB signalen som tillför- säkrar att den högprioriterade enheten far direkt access när beläggningssignalen BOC har upphört.
Detta är ytterligare förklarat i diagrammet i figur 3. När den högprioriterade enheten arbetar och nagot omedelbart behov att nästa gang ta bussen inte föreligger, finns ingen stående REB signal fran vippen 41. När beläggningssig- nalari BOC upphör aktiveras kretsens 46 utgllng med sa mycket fördröjning att REB signalen uppstår först efter att EBG signalen har hunnit utsändas till de lagprioriterade processorerna. Strax därefter spärras kretsen 21 äter av REB signalen, så att när den làgprioriterade enheten har färdiggjort sin uppgift och BOC signalen upphört den högprioriterade enheten kan överta bussen utan fördröjning. Genom att BOC signalen upphör aktiveras registret ll och den lagprioriterade enhetens identitet kan sändas ut. Genom den beskrivna an- ordningen blir det möjligt att under sådana perioder där programmet inte gör en omedelbar access nödvändig för den högprioriterade enheten, tilldela bussen till de làgprioriterade enheterna samtidigt som man tillförsäkrar att den högpriori- terade enheten alltid har omedelbar tillgång till bussen vid behov. wq, ...- vAILb-naløvvf."

Claims (1)

10 15 2D 25 3D 8'406312~2 PATENTKRAV Prioritetsfördelningsanordning för datorer vilka innehåller processorer av tva typer, en högprioriterad typ som själv kan bestämma sin prioritet gentemot processorer av en andra lagprioriterad typ vid utnyttjandet av en gemensam buss för att tillåta utnyttjandet även för den lågprioriterade typen om den hög- prioriterade processorn inte har angelägna uppgifter, k ä n n e t e c k n a d därav att prioritetsfördelningsanordningen innehåller en första logikkrets (20) med tre ingångar, den första för en ingångssignal (RBQ) som innebär accessbegäran från någon av de lagprioriterade enheterna (3a-3h) den andra för en ingångssignal (REB) som innebär begäran om access från den högprioriterade enheten (l) och den tredje för en ingàngssignal (BGC) som uppträder under hela tiden bussen utnyttjas och med tva utgångar, av vilka pa den första uppträder en signal (EBG) för att tilldela bussen en lågprioriterad enhet (3a-3h) om endast den första ingången aktiveras och av vilka på den andra uppträder en signal (MBG) för att tilldela bussen den högprioriterade enheten, medan signalen på den första utgången inhiberas, varvid en andra logikkrets (40) är anordnad med tva utgångar, en första som matar signalen (REB) med accessbegäran från den högprioriterade enheten till den första logikkretsens andra ingang och en andra utgång som matar signalen (BOC) som anger, att bussen utnyttjas, till den tredje ingången hos den första logikkretsen och varvid den andra logikkretsen har två ingångar, en första vid vars aktivering ovillkorligen uppträder en signal (REB) som på den första logikkretsens andra ingång anger, att den högpriori- terade enheten önskar access, så att tilldelningssignalen (MBG) uppträder pa den första logikkretsens andra utgång, och en andra ingang hos den andra logikkretsen vilken ingångs aktivering medför, att signalen (REB) om begäran om access för den högprioriterade enheten uppträder med fördröjning pa den andra logikkretsens första utgång sa att signalen (EBG) för tilldelning av bussen till en lâgprioriterad enhet hinner uppträda, men den högprioriterade enheten har omedelbar access till bussen efter avslutning av den lagprioriterade enhetens arbete.
SE8406312A 1984-12-12 1984-12-12 Prioritetsfordelningsanordning for datorer SE445861B (sv)

Priority Applications (24)

Application Number Priority Date Filing Date Title
SE8406312A SE445861B (sv) 1984-12-12 1984-12-12 Prioritetsfordelningsanordning for datorer
NZ214010A NZ214010A (en) 1984-12-12 1985-10-30 Multiprocessor bus priority setting
PCT/SE1985/000429 WO1986003606A1 (en) 1984-12-12 1985-11-01 Arrangement for apportioning priority among co-operating computers
DE8585905902T DE3572552D1 (en) 1984-12-12 1985-11-01 Arrangement for apportioning priority among co-operating computers
BR8507112A BR8507112A (pt) 1984-12-12 1985-11-01 Sistema para reparticao de prioridade entre computadores cooperantes
US06/882,933 US4791563A (en) 1984-12-12 1985-11-01 Arrangement for apportioning priority among co-operating computers
EP85905902A EP0205472B1 (en) 1984-12-12 1985-11-01 Arrangement for apportioning priority among co-operating computers
JP60505172A JPH0630086B2 (ja) 1984-12-12 1985-11-01 並列に動作するコンピユ−タの間で優先度を割り当てるための装置
AU50932/85A AU580359B2 (en) 1984-12-12 1985-11-01 Arrangement for apportioning priority among co-operating computers
KR1019860700547A KR910003015B1 (ko) 1984-12-12 1985-11-01 병렬로 동작하는 컴퓨터의 사이에서 우선도(優先度)를 할당하기 위한 장치
AT85905902T ATE45825T1 (de) 1984-12-12 1985-11-01 Anordnung zum verteilen des vorrangs zwischen zwei rechnern.
MX629A MX158467A (es) 1984-12-12 1985-11-15 Disposicion para aplicar prioridad entre computadoras de cooperacion
TR47073/85A TR22658A (tr) 1984-12-12 1985-11-20 Birlikte cahsan bilgisayarlara oencelik hakki paylastirmaya mahsus duezenleme
GR852847A GR852847B (sv) 1984-12-12 1985-11-25
PT81612A PT81612B (pt) 1984-12-12 1985-12-04 Dispositivo para reparticao de prioridades entre computadores funcionando em cooperacao
IE3053/85A IE57050B1 (en) 1984-12-12 1985-12-04 Arrangement for apportioning priority among co-operating computers
EG777/85A EG17290A (en) 1984-12-12 1985-12-05 Arrangement for apportioing priority among co-operating computers
IT23124/85A IT1186409B (it) 1984-12-12 1985-12-06 Disposizione atta a suddividere priorita' tra calcolatori che cooperano
CA000497302A CA1241767A (en) 1984-12-12 1985-12-10 Arrangement for apportioning priority among co- operating computers
ES549805A ES8702677A1 (es) 1984-12-12 1985-12-11 Disposicion destinada a repartir prioridad a ordenadores quecontienen procesadores de dos tipos
MA20820A MA20594A1 (fr) 1984-12-12 1985-12-12 Disposition pour repartir les priorites entre des ordinateurs cooperants
FI862682A FI88549C (sv) 1984-12-12 1986-06-24 Prioritetsfördelningsanordning för samarbetande datorer
NO86862764A NO170999C (no) 1984-12-12 1986-07-08 Arrangement for fordeling av prioritet for datamaskiner
DK381686A DK165077C (da) 1984-12-12 1986-08-11 Prioritetsfordelingskredsloeb til samarbejdende datamaskiner

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE8406312A SE445861B (sv) 1984-12-12 1984-12-12 Prioritetsfordelningsanordning for datorer

Publications (3)

Publication Number Publication Date
SE8406312D0 SE8406312D0 (sv) 1984-12-12
SE8406312L SE8406312L (sv) 1986-06-13
SE445861B true SE445861B (sv) 1986-07-21

Family

ID=20358135

Family Applications (1)

Application Number Title Priority Date Filing Date
SE8406312A SE445861B (sv) 1984-12-12 1984-12-12 Prioritetsfordelningsanordning for datorer

Country Status (23)

Country Link
US (1) US4791563A (sv)
EP (1) EP0205472B1 (sv)
JP (1) JPH0630086B2 (sv)
KR (1) KR910003015B1 (sv)
AT (1) ATE45825T1 (sv)
BR (1) BR8507112A (sv)
CA (1) CA1241767A (sv)
DE (1) DE3572552D1 (sv)
DK (1) DK165077C (sv)
EG (1) EG17290A (sv)
ES (1) ES8702677A1 (sv)
FI (1) FI88549C (sv)
GR (1) GR852847B (sv)
IE (1) IE57050B1 (sv)
IT (1) IT1186409B (sv)
MA (1) MA20594A1 (sv)
MX (1) MX158467A (sv)
NO (1) NO170999C (sv)
NZ (1) NZ214010A (sv)
PT (1) PT81612B (sv)
SE (1) SE445861B (sv)
TR (1) TR22658A (sv)
WO (1) WO1986003606A1 (sv)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU595691B2 (en) * 1987-03-26 1990-04-05 Honeywell Bull Inc. Tandem priority resolver
JP2635639B2 (ja) * 1987-12-28 1997-07-30 株式会社東芝 データ処理装置
JP2635995B2 (ja) * 1988-05-18 1997-07-30 株式会社日立製作所 プロセッサを有するシステム
JPH0289149A (ja) * 1988-09-26 1990-03-29 Matsushita Electric Ind Co Ltd バス優先順位装置
EP0426413B1 (en) * 1989-11-03 1997-05-07 Compaq Computer Corporation Multiprocessor arbitration in single processor arbitration schemes
US5081578A (en) * 1989-11-03 1992-01-14 Ncr Corporation Arbitration apparatus for a parallel bus
EP0860780A3 (en) * 1990-03-02 1999-06-30 Fujitsu Limited Bus control system in a multi-processor system
US5414818A (en) * 1990-04-06 1995-05-09 Mti Technology Corporation Method and apparatus for controlling reselection of a bus by overriding a prioritization protocol
US5297277A (en) * 1990-08-31 1994-03-22 International Business Machines Corporation Apparatus for monitoring data transfers of an oemi channel interface
JPH06110825A (ja) * 1992-09-30 1994-04-22 Nec Corp 共通バス制御方式
US5519838A (en) * 1994-02-24 1996-05-21 Hewlett-Packard Company Fast pipelined distributed arbitration scheme
US5740383A (en) * 1995-12-22 1998-04-14 Cirrus Logic, Inc. Dynamic arbitration priority
US6374319B1 (en) 1999-06-22 2002-04-16 Philips Electronics North America Corporation Flag-controlled arbitration of requesting agents
FR2894696A1 (fr) 2005-12-14 2007-06-15 Thomson Licensing Sas Procede d'acces a un bus de transmission de donnees, dispositif et systeme correspondant

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5812611B2 (ja) * 1975-10-15 1983-03-09 株式会社東芝 デ−タテンソウセイギヨホウシキ
US4059851A (en) * 1976-07-12 1977-11-22 Ncr Corporation Priority network for devices coupled by a common bus
US4096571A (en) * 1976-09-08 1978-06-20 Codex Corporation System for resolving memory access conflicts among processors and minimizing processor waiting times for access to memory by comparing waiting times and breaking ties by an arbitrary priority ranking
US4096569A (en) * 1976-12-27 1978-06-20 Honeywell Information Systems Inc. Data processing system having distributed priority network with logic for deactivating information transfer requests
SE414087B (sv) * 1977-02-28 1980-07-07 Ellemtel Utvecklings Ab Anordning i ett datorsystem vid utsendning av signaler fran en processor till en eller flera andra processorer varvid prioriterade signaler sends direkt utan tidsfordrojning och oprioriterade signalers ordningsfoljd ...
US4121285A (en) * 1977-04-01 1978-10-17 Ultronic Systems Corporation Automatic alternator for priority circuit
US4257095A (en) * 1978-06-30 1981-03-17 Intel Corporation System bus arbitration, circuitry and methodology
IT1100916B (it) * 1978-11-06 1985-09-28 Honeywell Inf Systems Apparato per gestione di richieste di trasferimento dati in sistemi di elaborazione dati
US4271467A (en) * 1979-01-02 1981-06-02 Honeywell Information Systems Inc. I/O Priority resolver

Also Published As

Publication number Publication date
IE853053L (en) 1986-06-12
ES549805A0 (es) 1986-12-16
FI88549C (sv) 1993-05-25
IT1186409B (it) 1987-11-26
DE3572552D1 (en) 1989-09-28
KR870700156A (ko) 1987-03-14
ES8702677A1 (es) 1986-12-16
SE8406312L (sv) 1986-06-13
TR22658A (tr) 1988-02-08
IT8523124A0 (it) 1985-12-06
WO1986003606A1 (en) 1986-06-19
KR910003015B1 (ko) 1991-05-15
IE57050B1 (en) 1992-04-08
NO170999B (no) 1992-09-28
DK381686A (da) 1986-08-11
SE8406312D0 (sv) 1984-12-12
US4791563A (en) 1988-12-13
ATE45825T1 (de) 1989-09-15
JPH0630086B2 (ja) 1994-04-20
FI862682A (fi) 1986-06-24
DK165077B (da) 1992-10-05
MA20594A1 (fr) 1986-07-01
MX158467A (es) 1989-02-03
DK381686D0 (da) 1986-08-11
EP0205472A1 (en) 1986-12-30
JPS62501039A (ja) 1987-04-23
NO862764L (no) 1986-07-08
FI862682A0 (fi) 1986-06-24
EG17290A (en) 1989-06-30
NZ214010A (en) 1988-10-28
DK165077C (da) 1993-02-22
PT81612A (en) 1986-01-02
NO862764D0 (no) 1986-07-08
FI88549B (fi) 1993-02-15
BR8507112A (pt) 1987-03-31
GR852847B (sv) 1985-12-02
NO170999C (no) 1993-01-06
EP0205472B1 (en) 1989-08-23
CA1241767A (en) 1988-09-06
PT81612B (pt) 1987-09-30

Similar Documents

Publication Publication Date Title
SE445861B (sv) Prioritetsfordelningsanordning for datorer
US4969120A (en) Data processing system for time shared access to a time slotted bus
CA1104226A (en) Computer useful as a data network communications processor unit
US4484264A (en) Multiprocessor system
JP2613026B2 (ja) 共有資源アクセス割当てを動的に決定する方法
US20050033586A1 (en) Method and device to process digital media streams
JPH039499B2 (sv)
GB1535023A (en) Data processing system
GB2110442A (en) Multiprocessing interrupt arrangement
US6122462A (en) Communication arrangement in electrographic printer and copier device
US4434466A (en) Apparatus for controlling the access of processors at a data line
ATE63189T1 (de) Multiprozessor-rechner, insbesondere multiprozessor-zentralsteuereinheit eines fernsprech-vermittlungssystems.
US6301623B1 (en) Computer network with a plurality of identically addressed devices
JPS6133225B2 (sv)
EP1208435B1 (en) Shared resource arbitration method and apparatus
ES8303741A1 (es) Perfeccionamientos en sistemas multiprocesadores de datos.
US6041379A (en) Processor interface for a distributed memory addressing system
AU580359B2 (en) Arrangement for apportioning priority among co-operating computers
JPS62260257A (ja) 入出力ポ−ト割り付け制御方式
SE503506C2 (sv) System och förfarande för behandling av data samt kommunikationssystem med dylikt system
JPH0240743A (ja) バッファ最適割当制御方式
JPH07177119A (ja) 時間間隔割当システム及びマルチプレクサ
JPH0381855A (ja) データ転送装置
JP2564321B2 (ja) バス制御方式
US4797676A (en) Surveillance radar system

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 8406312-2

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 8406312-2

Format of ref document f/p: F