NO170999B - Arrangement for fordeling av prioritet for datamaskiner - Google Patents

Description

ARRANGEMENT FOR FORDELING AV PRIORITET FOR DATAMASKINER

Den foreliggende oppfinnelse vedrører et arrangement for prioritering blant datamaskiner, omfattende prosessorer av to typer, en høyprioritets-type som selv kan bestemme sin prioritet i forhold til prosessorer av lavprioritets-ty-pen, under utnyttelse av en felles buss, for derved å tillate bruken av bussen også for prosessorene av lavprioritets-typen dersom høyprioritets-prosessoren ikke utfører viktige oppgaver.

Ved et system som har flere prosessorer som bruker den samme buss, og ingen av prosessorene er prioritert, kan fordelingen på bussen finne sted ved hjelp av en logikk som får et signal fra hver av de aktuelle brukere, og tildeler bussen til dem i en gitt rekkefølge, idet den siste bruker plasseres sist. Ingen av prosessorene kan sperres ute lenger enn et antall adkomster svarende til antallet av prosessorer minus en.

Fordelingen blir mere komplisert når et antall av prosessorer med lav prioritet, og en prosessor med høy prioritet arbeider på den samme buss. I forbindelse med kjente arrangementer, f.eks. som beskrevet i Electronic Design, Mai 24, 19 78 er det nødvendig med ekstra tid for å tildele bussen når høyprioritets-prosessoren trenger den.

Hensikten med oppfinnelsen er å korte av ventetiden og

gi høyprioritets-prosessoren full prioritet når den trenger bussen, men å gi adgang for lavprioritets-prosessorene når bussen ikke er opptatt av høyprioritets-prosessoren. Dette oppnås i henhold til den foreliggende oppfinnelse ved at adkomsten til bussen sperres for de lavprioriterte enheter når den med høyprioriteten trenger bussen, mens når høyprioritets-enheten ikke har umiddelbart behov for bussen, får lavprioritets-enhetene adkomst for et tidsinterval som står i forhold til opera-sjonstiden for høyprioritets-enheten.

Oppfinnelsen er kjennetegnet slik det fremgår av vedføyde patentkrav.

Oppfinnelsen vil bli omtalt i det følgende ved hjelp av en utførelsesform og under henvisning til de vedføyde tegnings-figurer, hvor

figur 1 er et blokkskjema over et prosessorsystem med prosessorer som arbeider via en felles buss,

figur 2 er et blokkdiagram over et prioritetsfordelingsarran-gement i henhold til oppfinnelsen, og

figur 3 er et tidsskjema som anskueliggjør hvordan bussen blir tildelt når en høyprioritets-prosessor ikke umiddelbart trenger bussen.

I henhold til figur 1 er en prosessor 1 med høy prioritet forbundet via en buss 2 med en flerhet, i alt åtte, lavprioritets-prosessorer 3a-3h. Et lager 4 er forbundet med bussen, og prosessorene har adkomst til lageret via bussen. Det problem som oppstår i forbindelse med denne samkjøring, er at adkomst for høyprioritets-prosessoren må alltid sik-res, mens lavprioritets-prosessorene skal dele den gjen-værende adkomsttid. I henhold til oppfinnelsen ble dette løst ved det prioritetstildelingsarrangement som er betegnet med 5. Dette arrangement er indikert som en sepa-rat enhet, men kan være oppdelt slik at visse deler befinner seg i prosessorene. De signaler med hvilke disse enheter kommuniserer med hverandre, vil bli omtalt i detalj i forbindelse med figur 2. Deres betegnelse er som følg-er : BMA=bus master address. Velger en av de 8 lavprioritets-prosessorer.

EBG = external bus grant. Gir adkomst for noen av de lavprioriterte enheter.

MBG = intensiv processor bus grant. Gir adkomst for den høyt prioriterte prosessor.

RQB = request bus. Forespør om bussadkomst f or lavprioritets-enhetene.

REB = reserve bus. Forespør om adkomst til bussen fra høyprioritets-prosessoren.

BMC = bus occupied. Bussen er opptatt, arbeid pågår.

Figur 2 anskueliggjør prioriteringsfordelingsarrangement-et i form av et blokkskjerna. Den innbyrdes fordeling av bussen mellom lavprioritets-prosessorene finner sted ved hjelp av logikk som består av et PROM-lager 10 og et re-gister 11. Hver lavprioritets-prosessor 3a - 3h, i alt åtte i henhold til utførelseseksemplet, avgir et signal RQB med en forespørsel om adkomst til PROM-lageret 10, som inneholder en tabell. I tabellen er der gitt adressen til den av lavprioritets-prosessorene som neste gang skal aktiveres. Adressen blir utpekt ved hjelp av BMA-signalet som muliggjør adressering av åtte forskjellige enheter via en 3-tråds linje. Den utmatede adresse blir registrert i registeret 11 og peker ut i lageret en ny adresse som skal benyttes når den neste lavprioritets-prosessor avgir et RQB-signal. Av de lavprioriterte enheter er bare enheten 3h vist i detalj. En vente-vippe betegnet med 6 får sin utgang aktivisert når en bussadkomst er ønskelig i henhold til programmet, og en adkomstvippe betegnet med 7, idet denne vippe blir aktivert når prosessoren har oppnådd adkomst, og holdes aktivisert så lenge prosessoren bruker bussen. Under dette tidsinterval sender vippen signalet BOC som indikerer at bussen er opptatt av prosessoren. Vippen 7 blir aktivert ved hjelp av en komparator 8 som bestemmer at den adresse BMA som ble avgitt fra registeret 11, stem-mer overens med adressen fra selve prosessoren, og aktiverer en inngang til en Og-krets 9, som får et EGB-signal på den annen inngang, noe som indikerer at bussen er tilgjengelig for lavprioritets-prosessorene. Et slikt arrangement er allerede kjent.

Ønsker man nå å oppdele adkomsten mellom lavprioritets-prosessorene og høyprioritets-prosessoren, slik at de først-nevnte vil ha adkomst til bussen under et tidsintervall som har en gitt proporsjon i forhold til den tid som høy-prioritets-prosessoren bruker bussen, selv om der tillates at høyprioritets-prosessoren har umiddelbar adkomst til bussen til ethvert tidspunkt, er et arrangement i henhold til oppfinnelsen nødvendig. Dette arrangement innbefatter en første logikk-krets 20 som styrer tildelingen av bussen alternativt til den høyprioriterte enhet eller til en lav-prioritert enhet, og en annen logikk-krets 40 hvis utgangs-signal indikerer at høyprioriterts-enhten har et umiddelbart behov for bussen eller at den kan midlertidig fri-gjøre bussen for en lavprioritets-enhet. I henhold til eksemplet på utførelsesformen, er den første logikk-krets 20 anordnet utenfor prosessoren, mens den annen logikk-krets 40 befinner seg inne i høyprioritets-prosessoren. Imidlertid er det av uten betydning for oppfinnelsen hvor logikk-kretsene befinner seg.

Den første logikk-krets 20 har tre innganger, en første hvor et signal er RQB opptrer når en av lavprioritets-enhetene trenger bussen, en annen inngang hvor der opptrer et signal REB når høyprioritets-emheten trenger bussen,

og en tredje inngang hvor et signal BOC opptrer når bussen er opptatt av en av enhetene. Signalene på den første og annen inngang blir ført til en Og-krets 21 som avgir et utsignal bare dersom høyprioritets-enheten ikke beord-rer adkomst, og er blokkert i det motsatte tilfelle. Dette signal blir ført til en inngang til en Og-krets 22,

hvis negerte inngang får signalet BOC. Når signalet BOC således opphører i forbindelse med at bussen blir ledig,

og signalet REB ikke opptrer fordi høyprioritets-enheten ikke har umiddelbart behov for bussen, blir der avgitt

et EGB-signal som muliggjør adkomst for en av lavprioritets-enhetene. Der er anordnet en ytterligere Og-krets 23 som får utsignalet fra Og-kretsen 21 på den ene side,

og BOC-signalet på den annen side. Dersom disse signaler opphører, fremskaffes der signalet MBG, som tildeler bussen til den høyprioriterte enhet, og dette signal blir ført til den annen logikk-krets 40.

En programvelger som er betegnet med 30, skaffer et av de to alternative signaler som reaksjon på programmet som ut-føres. Den første type av signal fra programvelgeren indikerer at der ønskes umiddelbar bussadkomst fra høy-prioritets-enheten, og det annet signal indikerer at umiddelbar adkomst er ønsket, men at lavprioritets-enheter også kan tillates å bruke bussen. En ventevippe som er betegnet med 41 får sin utgang aktivert umidddelbart når den første type av signal føres til dennes aktiviseringsinn-gang i S. Utgangssignalet blokkerer kretsen 21, slik at adkomst til bussen fra lavprioritets-enhetene blir forhindret, og når signalet BOC (bus occupied) opphører,

blir bussen pånytt tildelt høyprioritets-enheten ved hjelp av signalet MGB. Dette blir ført til den ene inngang til en Og-krets 39, hvis andre inngang får program-selektorsignalet via en Eller-krets 38. Utgangssignalet fra Og-kretsen 39 aktiverer en adkomstvippe 42 som mater et BOC-signal via sin utgang til logikk-kretsen 20 for å indikere at bussen er opptatt. Dersom den første type signal gjenstår fra programvelgeren, blir utgangen fra ventevippen 41 umiddelbart aktivert, slik at kretsen 21 forblir blokkert, og intet EBG-signal avgis for å gi adgang for lavprioritets-enhetene. Den annen type av signal fra programvelgeren 30 indikerer at høyprioritetsen-heten kan tillate adkomst for en lavprioritets-enhet. En vippe 4 3 som blir aktivert ved hjelp av dette signal, fører et signal til inngangen til en Og-krets 46 hvor en negerings-inngang er forbundet med utgangen fra vippen 42, slik at den blir blokkert hele tiden når høypriori-tets-prosessoren bruker bussen. Utgangen fra Og-kretsen 46 er forbundet med en utgang fra Eller-kretsen 4 7 som vil

avgi utgangssignalet fra kretsen 46 til Og-kretsen 21. Ved aktivering av utgangssignalet fra kretsen 46 og frem-skaffelsen av REB-signalet som finner sted med en gitt forsinkelse etter at BOC-signalet har opphørt, vil REB-signalet, på grunn av forsinkelseskretsen 48, ikke opptre før etter at EBG-signalet har opptrådt på utgangen fra kretsen 22, slik at en av lavprioritets-enhetene vil få adkomst. Umiddelbart etterpå opptrer REB-signalet som sikrer at høyprioritets-enheten får direkte adkomst når "bus occupied"-signalet BOC har opphørt.

Dette er ytterligere anskueliggjort ved tidsskjemaet i henhold til figur 3. Når høyprioritets-enheten arbeider, og der umiddelbart ikke er noe behov for å bruke bussen på nytt, foreligger der ikke noe stående REB-signal fra vippen 41. Når "bus occupied"-signalet BOC opphører, blir utgangen fra kretsen 46 aktivert med en forsinkelse, slik at REB-signalet ikke opptrer før EBG-signalet har fått tid til å bli sendt til lavprioritets-prosessorene. Umiddelbart etterpå blir kretsen 21 på nytt blokkert av REB-signalet, slik at høyprioritets-enheten, etter at lavprioritets-enheten har utført sin oppgave, og BOC-signalet har opphørt, kan overta bussen uten forsinkelse. Når BOC-signalet opphører, blir registeret 11 aktivert, og identiteten for lavprioritets-enheten kan sendes ut. Ved hjelp av det beskrevne arrangement vil det være mulig å tildele bussen til lavprioritets-enhetene under slike perioder hvor programmet ikke gjør en umiddelbar adgang nødvendig for høyprioritets-enheten, selv om det er sik-ret at høyprioritets-enheten alltid har umiddelbar adgang til bussen når så er påkrevet.

Claims (1)

1. Arrangement for fordeling av prioritet for datamaskiner som inneholder prosessorer av to typer, en høyprioritets-type som selv kan bestemme sin prioritet i forhold til prosessorer av en annen lavprioritets-type under bruk av en felles buss, for derved å tillate at lavprioritets-typen kan bruke bussen også dersom høyprioritets-prosessorene ikke har viktige oppdrag, karakterisert ved at arrangementet omfatter en første og en annen logikk-krets, i det den første logikk-krets (2 0) har tre innganger, den første for et inngangssignal (RQB) som indikerer en fore-spørsel om adkomst fra en av lavprioritets-enhetene (3a-3h), den annen for et inngangssignal (REB) som indikerer en forespørsel for adkomst fra høyprioritets-enheten (1) og en tredje for et inngangssignal (BOC) som opptrer hele tiden når bussen er i bruk, idet kretsen (20) har to utganger hvor et signal (EBG) opptrer på den første for tildeling av bussen til en lavprioritets-enhet (3a - 3h) dersom bare den første inngang er blitt aktivert, idet der på den annen utgang opptrer et signal (MGB) for tildeling av bussen til høyprioritets-enheten samtidig som signalet på den første utgang blir forhindret, idet den annen logikk-krets (40) er anordnet med to utganger og to innganger, idet en første utgang mater signalet (REB) med forespørsel om adkomst fra høyprioritets-enheten til den annen inngang til den første logikk-krets, og en annen inngang som overfører det signal (BOC)som indikerer at bussen er opptatt, til den tredje inngang til den første logikk-krets, idet der opptrer et signal (REB) uvilkårlig på den første inngang ved dennes aktivering, samtidig som signalet (REB) indikerer på den annen inngang til den første logikk-krets at høyprioritetsenheten ønsker adgang, slik at tildelings- eller meddelelsessig-nalet (MGB) opptrer på den annen utgang fra den første logikk-krets, idet den annen inngang til den annen logikk-krets ved aktivering resulterer i at signalet (REB) om forespørsel om adkomst for høyprioritets-enhetene finner sted med en forutbestemt forsinkelse på den første utgang fra den annen logikk-krets, slik at signalet (EBG) for tildeling av bussen til en lavprioritets-enhet rekker å opptre, mens høyprioritets-enheten fremdeles har umiddelbart adkomst til bussen etter avslutning av den lavprioriterte enhets arbeid.