JPH0630086B2 - 並列に動作するコンピユ−タの間で優先度を割り当てるための装置 - Google Patents

Description

【発明の詳細な説明】 ＜技術分野＞ 本発明は、優先度の高いタイプのプロセサは、コモンバ
スを使用する時に、優先度の高いタイプのプロセサに重
要なタスクが無い場合には優先度の低いタイプのプロセ
サにバスの使用を許可するといつたように優先度の低い
プロセサとの関係で自分自身の優先度を決定できるよう
な２つのタイプのプロセサを含むコンピユータに対し優
先度を割り当てる装置に関する。

＜背景技術＞ いずれも優先度を持たず、同じバスを使用する、数個の
プロセサを持つシステムにおいては、バスの割り当ては
予想される各ユーザからの合図を得て、最後に来たユー
ザには最後にという決められた順序に従つてバスをそれ
らに割り当てるという方法で行うことができる。

いずれのプロセサもプロセサの数より１少い数に対応す
るアクセス回数より長く待たされることはない。

優先度の低い多数のプロセサ、優先度の高い１つのプロ
セサが、同じバスを使う時、割り当ては、より複雑にな
る。１９７８年５月２４日付のエレクトロニツク・デザ
イン誌に紹介されたように既知の装置によれば、優先度
の高いプロセサがバスを必要とする時、バスの割り当て
には、余分の時間がかかる。

＜発明の開示＞ この発明の目的は、待ち時間を減らす事、そして高優先
度のプロセサがバスを必要としている時には、完全な優
先度を与えるが、高優先度のプロセサがバスを必要とし
ていない時には、低優先度のプロセサにアクセス権を与
えることである。以上の事は高優先度のユニツトがバス
を必要としている時には、低優先度のユニツト群に対し
てバスのアクセスを禁止し、高優先度のユニツトがバス
を必要としなくなると同時に、低優先度のユニツト群に
高優先度のユニツトの動作時間に比例して一時アクセス
権を与えるという発明によつて達成される。

本発明は請求の範囲に見られる内容によつて特徴づけら
れる。

＜図面の簡単な説明＞ 本発明は以下に関連する図面を参照しながら具体的に記
述される。関連する図面は、 第１図はコモンバス上で動作するプロセサのブロツク
図、 第２図は本発明による優先度割り当て法を示すブロツク
図、 第３図は高優先度のプロセサがバスをすぐに必要としな
い時のバスの割り当て法を表わす時間表である。

＜発明を実施するための最良の形態＞ 第１図によると、高優先度のプロセサ１は、バス２を通
じて全部で８個の、低優先度のプロセツサ３ａ〜３ｈに
接続されている。メモリー４もそのバスに接続されてい
て、プロセサはそのバスを通じて、メモリーにアクセス
する。この並列動作において起こる問題は高優先度のプ
ロセサのアクセスは、常に確保されなければならない
が、その一方、低優先度のプロサセも残りのアクセス時
間を分け合うということである。

本発明によれば、この件は５に示されている、優先度の
割り当て装置によつて解決される。この装置はその一部
がプロセサの内部に存在するように分割される場合もあ
るような分割されたユニツトで示される。これらのユニ
ツトが相互に通信する信号は第２図と関連して詳細に説
明される。名称は以下の通りである。

BMA＝バスマスタアドレス。８個の低優先度のプロセサ
から１個を選択する。

EBG＝外部バス許可。低優先度のユニツトの１つにアク
セスを許可する。

MBG＝主プロセサバス許可。高優先度のプロセサにアク
セスを許可する。

RQB＝バス要求。低優先度のユニツトからのバスアクセ
スの要求。

REB＝バス予約。高優先度のプロセサからのバスアクセ
ス要求。

BOC＝バス占有。バスは使用中で、動作が進行中。

第２図は優先度割り当て取り決めをブロツク図の形で示
している。低優先度のプロセサの間のバス割り当てはPR
OM（プログラマブル読み出し専用メモリ）１０とレジス
タ１１からなる論理によつて行なわれる。実施例では８
台の低優先度の各プロセサは全て信号RQBを送つてテー
ブルを有するPROMメモリ１０に対するアクセスを要求す
る。テーブルには次に動作する低優先度のプロセサのア
ドレスが与えられる。アドレスは線３を通して８つの異
なるユニツトを指定することのできる信号BMAによつて
指定される。出力されたアドレスはレジスタ１１に登録
され次の低優先度のプロセサがRQB信号を送つた時に使
用される新しいアドレスをメモリ中で指定する。低優先
度のユニツトの内でユニツト３ｈだけが詳しく示されて
いる。６で示される待機用フリツプフロツプの出力はプ
ログラムによりバスのアクセスが要求された時、活性化
され、７で示されるアクセスフリツプフロツプはプロセ
サがアクセスを得た時に活性化され、プロセサがバスを
使用している間、活性化されている。この間、フリツプ
フロツプは信号BOCを送りバスがこのプロセサによつて
使用されている事を示す。フリツプフロツプ７はレジス
タ１１から送られるアドレスBMAとプロセサ自身のアド
レスとの一致を判断するコンパレータ８によつて活性化
され、AND回路９の１つの入力を活性化する。このAND回
路のEBG信号をもう１つの入力とし、バスが低優先度の
プロセサに対して使用可能であることを示す。以上のよ
うな装置は既に公知である。

さて低優先度のプロセサと高優先度のプロセサの間でア
クセスを更に分割して、前者が高優先度のプロセサがバ
スを使用している時間に対し、与えられた割合でアクセ
スを得るようにし、しかも高優先度のプロセサに対し任
意の時刻にバスへの即時のアクセスを可能にするには、
本発明による取り決めが必要になる。この装置は高優先
度のユニツトと低優先度のユニツトへの交互のバスの割
り当てを制御する第１の論理回路２０と、高優先度のユ
ニツトが緊急にバスを必要としていることやバスを低優
先度のユニツトに一時的に解放することができるという
ことを示す信号を出力する第２の論理回路４０を含む。
実施例によれば、第１の論理回路２０はプロセサ群の外
に配置されているのに対し、第２の論理回路４０は高優
先度のプロセサの内部にある。しかしながら論理回路の
位置している所は発明の観点からは重要な意味を持たな
い。

第１の論理回路２０は３入力を有する。第１は低優先度
のユニツトがバスを必要とした時に生じる信号RQB、第
２は高優先度のユニツトがバスを必要とした時に生じる
信号REB、第３はバスがユニツトの１つに使用されてい
る時に生じる信号BOCである。第１および第２の入力へ
の信号はAND回路２１に入力され、当回路は高優先度の
ユニツトがアクセスを要求していない時だけ信号を出力
し、そうでない場合には出力しない。この信号はAND回
路２２へ入力され、この回路の否定入力が信号BOCから
得られる。バスの不使用時で信号BOCが生ぜず、高優先
度のユニツトが緊急にバスを必要としないで信号REBが
生じない時、低優先度のユニツトの１つがバスへのアク
セスが可能となるようにEBG信号が送られる。更にAND回
路２３が配置され、一方の入力にAND回路２１の出力信
号が、もう一方に、BOCの信号が入力される。もし、こ
れら両方の信号が止むと、信号MBGが生成されて、バス
を、高優先度のユニツトに割り当て、この信号は、第２
の論理回路４０に送られる。

３０に示されるプログラム・セレクタは、進行中のプロ
グラムに応じて２つの選択できる信号のうち１つを、供
給する。プログラムセレクタからの第１のタイプの信号
は、高優先度のユニツトによつて緊急のバスアクセスが
要求されていることを示し、他方の信号は緊急のアクセ
スが要求されているが、低優先度のユニツトにもバスの
使用が許されていることを示す。

４１で示される待機用フリツプフロツプの出力は第１の
タイプの信号がセツト側入力Ｓに入力されると、直ちに
活性化される。この出力信号は回路２１を閉鎖し、低優
先度のユニツトからのバスへのアクセスを防ぐ。そして
（バス占有）信号BOCが止むと、バスは信号MGBによつて
再度高信頼度のユニツトに割り当てられる。この信号は
AND回路３９の一方の入力に供給される、このAND回路の
他方の入力はOR回路３８を通したプログラムセレクタの
信号である。AND回路３９の出力信号はアクセスフリツ
プフロツプ４２を活性化し、バスが占有されている事を
示めすために論理回路２０への出力を通してBOC信号を
送る。もし、第１のタイプの信号が、プログラム・セレ
クタから続いている時は待機用フリツプフロツプ４１の
出力が直ちに活性化され回路２１は閉鎖され、低優先度
のユニツトへアクセス権を与えるようなEBG信号は送ら
れない。プログラムセレクタ３０からの、もう一つのタ
イプの信号は、高優先度のユニツトが、低優先度のユニ
ツトへのアクセスを認める事を意味している。この信号
によつて活性化されたフリツプフロツプ４３は、AND回
路４６の入力に信号を送り、そのAND回路は否定入力が
フリツプフロツプ４２の出力に接続されて、高優先度の
プロセサがバスを使用している時は常に閉鎖されてい
る。AND回路４６の出力はOR回路４７の入力に接続され
ていて、回路４６の出力信号は、AND回路２１に送られ
る。

回路４６の出力信号の活性化と、ＢＯＣ信号が止まつた
後遅延回路４８による一定の遅れと共に生起するREB信
号の発生によつて、REB信号はEBG信号が、回路２２の出
力に生じ低優先度のユニツトの１つがアクセスを与えら
れるまでは生起しない。REB信号が起こると、そのすぐ
後に、“バス占有”信号BOCが止まつた時、高優先度の
ユニツトに直接のアクセスが与えられる事が保証され
る。

この事は、第３図の時間表で、更にくわしく述べる。高
優先度のユニツトが作動し、バスを再び、すぐに使う必
要がない時は、フリツプフロツプ４１からのREB信号は
立つていない。

“バス占有”信号BOCが止まると、EBG信号が低優先度の
プロセサに送られる時間ができるまで、REB信号が生起
しないよう、時間遅れと共に、回路４６の出力は活性化
される。低優先度のユニツトがタスクを終了し、BOC信
号が止まつて回路２１がREB信号によつて再び閉鎖され
た後直ちに、高優先度のユニツトが遅れなしにバスを引
き継ぐ事ができる。BOC信号が止まると、レジスター１
１は活性化され、低優先度のユニツトの固有番号が出力
される。以上述べた取り決めによつて高優先度のユニツ
トは要求がある時にはいつでもバスへの即時のアクセス
が保証されるが、プログラムが高優先度のユニツトに対
する緊急なアクセスを必要となしい間は、バスを低優先
度のユニツトに割り当てることが可能となる。

Claims (1)

【特許請求の範囲】
1. 【請求項１】２つのタイプのプロセサをコンピュータの
   優先度を割り当てる装置であって、高優先度のプロセサ
   は、コモンバスを使用する時に、高優先度のプロセサが
   重要なタスクを持っていない場合に低優先度のプロセサ
   がバスを使用できるように高優先度のプロセサの優先度
   を低優先度のプロセサとの関係で決定する前記装置は、
   第１の論理回路（２０）と第２の論理回路（４０）を含
   み、 第１の論理回路（２０）は３つの入力を有し、その第１
   の入力は低優先度のユニット（３ａ〜３ｈ）からのアク
   セスの要求を示す入力信号（ＲＱＢ）を受け、その第２
   の入力は高優先度のユニット（１）からのアクセスの要
   求を示す入力信号（ＲＥＢ）を受け、その第３の入力は
   バスが使用されている間発生する入力信号（ＢＯＣ）を
   受け、第１の論理回路（２０）はさらに２つの出力を有
   し、その第１の出力は、バスを低優先度のユニット（３
   ａ〜３ｈ）に割り当てるための信号（ＥＢＧ）を、その
   第１の入力が受信され、その第２および第３の入力が受
   信されない場合に発生し、その第２の出力は、その第１
   の出力が禁止されている間、バスを高優先度のユニット
   に割り当てるための信号（ＭＢＧ）を発生し、 第２の論理回路（４０）は２つの出力と２つの入力を有
   し、その第１の出力は、高優先度のユニットからのアク
   セスの要求を示す信号（ＲＥＢ）を第１の論理回路の第
   ２の入力に供給し、その第２の出力は、バスが占有され
   ていることを示す信号（ＢＯＣ）を第１の論理回路の第
   ３の入力に供給し、高優先度のユニットからのアクセス
   の要求を示す信号（ＲＥＢ）は、第２の論理回路の第１
   の入力が受信する時に無条件で発生し、この信号（ＲＥ
   Ｂ）は、第１の論理回路の第２の入力で高優先度のユニ
   ットがアクセスを要求していることを示し、高優先度の
   ユニットにバスを許可するもしくは割り当てる信号（Ｍ
   ＢＧ）は、第１の論理回路の第２の入力が受信し、その
   第３の入力が受信しない場合に、第１の論理回路の第２
   の出力に常に発生し、第２の論理回路は、その第２の入
   力の受信時に高優先度のユニットからのアクセスの要求
   を示す信号（ＲＥＢ）が第２の論理回路の第１の出力に
   時間遅れをもって発生し、低優先度のユニットにバスを
   許可するもしくは割り当てる信号（ＥＢＧ）が発生時間
   を有し、高優先度のユニットが低優先度のユニットの処
   理が終了後も依然としてバスへの即時のアクセスを有す
   るように構成されて成る前記装置。