JPS62501039A - 並列に動作するコンピユ−タの間で優先度を割り当てるための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並列に動作するコンピュータの間で 優先度を割り当てるだめの装置 く技術分野〉 不発明は、優先度の高いタイプのプロセサは、コモンバスを使用する時に１優先 度の高いタイプのプロセサに重要なタスクが無い場合には優先度の低いタイプの プロセサにバスの使用を許可するといったように優先度の低いプロセサとの関係 で自分自身の優先度を決定できるような２つのタイプのプロセサを含むコンピュ ータに対し優先度金割り当てる装置に関する。

く背景技術〉 いずれも優先度を持たず、同じバスを使用する、数個のプロセサを持つシステム においては、バスの割り当ては予想される各ユーザからの合図を得て、最後に来 たニー暑ｒには最後にという決められた順序に従ってバスをそれらに割り当てる という方法で行うことができる。

いずれのフ０ロセサもプロセサの数より１少い数に対応するアクセス回数よシ長 く待たされることはない。

優先度の低い多数のプロセサと、優先度の高い１つのプロセサが、同じバスを使 う時、割り当ては、より複雑になる。１９７８年５月２４日付のエレクトロニッ ク・デずイン誌に紹介さｔｌ、たよりに既知の装置によれば、優先度の高い７０ ロセヤがパス全必装とする時、バスの割り当てには、余分の時間がかかる。

〈発明の開示〉 この発明の目的は、待ち時間を減らすｌ、そして高優先度のニア°ｌ：Ｉセサが バスを必要としている時には、完全な優先ｇを与７するが、あ５優先度の７０ロ 七ザがバスを必要としていない時には、低優先バ〔のゾｒ〕セ（Ｊ−にアクセス 権を与えることである。以、Ｊ二の３３Ｘは高優先度のユニットがバスを必要と している時には、低優先度のユニット群に対してバスのアクセスを禁止し、高優 先度のユニットがバスを必要としなく乃、ると同時に、低優先度のユニット群に 高優先度のユニットの動作時間に比例して一時゛アクセス権を与えるという発明 によって達成される。

本発明は請求の範囲に見られる内存に５１って特徴づけられる。

く図面の簡単な説明〉 本発明は以下に関連する図面を参照しながら具体的に記述される。関連する図面 は、 第１図はコモンバス上で動作するプロセサのプ１１ツク図、 第２図は本発明による優先度ル１」り当で法を示すブロック図、 第６図は高優先度のプロセサがバスをすぐに必要としない時のバスの割り当て法 を表わす時間表である。

〈発明を実施するだめの最良の形態〉 第１図によると、高優先度のプロセサ１は、バス２を通じて全部で８個の、低優 先度のプロセッサ３ａ〜３ｈに接続されている。メモリー４もそのバスに接続さ れていて、プロセサはそのバス全通シて、メソリーにアクセスする。この並列動 作において起こる問題は高優先度のプロセサのアクセスは、常に確保されなけれ ばならないが、その一方、低優先度のプロセサも残りのアクセス時間を分は合う ということである。

本発明によれば、この注は５に示されＣいる、優先度の割り当て装置によって解 決される。この装置はその一部がプロセサの内部に存在するように分割される場 合もあるような分割されたユニットで示される。

これらのユニットが相互に通信する信号は第２図と関連して詳細に説明される。

名称は以下の通りである。

ＢＭ八−バスマスクアドレス。８個の低優先度のプロセサ７１１）ら１個を選択 する。

ＥＢＧ−外部バス許可。低優先度のユニットの１つにアクセスを許可する。

ＭＢＧ−生プロセザバス許ｌ１ｉＴｏ高優先度のプロセサにアクセスを許可する 。

ＲＱＢ　＝　ハス要求。低優先度のユニットからのバスアクセスの要求。

ＲＥＢ−バス予約。高優先度のプロセサからのバスアクセス要求。

ＢＯＣ−バス占有。バスは使用中で、動作が進行中。

第２図は優先度割り当て取り決めをブロック図の形で示している。低優先度のプ ロセサの間のバス割り当−〔はＰＲＯＭ　（プログラマブル読み出し専用メモリ ）１０とレジスタ１１からなる論理によつ工賃なわれろ。

実施例では８台の低゛１に発明の各２０ロセヤは全て信号ＲＱＢ　ｆ　ｉってテ ーブル金有するＦＲＯＭメモリ１０に対するアクセスを要求する。テーブルには 次に動作する低優先度のプロセサのアドレスが９７′ξられる。アドレスは線３ 全通して８つの異なるユニットを指定することのできる信号ＤＭＡによって指定 される。出力されたアドレスはレジスタ１１に登＠され次の低優先度のフ０ロセ サがＲＱＢ信号を送った時に使用される新しいアドレスをメモリ中で指定する。

低優先度のユニットの内でユニット３ｈだけが詳しく示されている。６で示され る待機用フリツプフロツプの出力はフ０ログラムにょシパスのアクセスが要求さ れ／こ時、活性化され、７で示されるアクセスフリップフロツノはフ０ロセサが アクセス全１０た時て活性化され、フ０ロセナがバス全使用している間、活性化 されている。この間、フリラフ０フロツゾは信号ＢＯＣ全送りバスがこのプロセ サによって使用されている事を示す。フリツプフロツプ７はレジスタ１１から送 られるアドレスＢＭＡとフ０ロセサ自身のアドレスとの一致を判断するコンパレ ータ８によって活性化され、ＡＮＤ回路９の１つの入力を活性化する。

このＡＮＤ回路はＥＢ（）信号をもう１つの入力とし、バスが低優先度のプロセ サに対して使用可能であることを示す。以上のような装置は既に公知である。

さて低優先度のプロセサと高優先度のプロセサの間のアクセスを更に分割して、 前者が高優先度のプロセサがバスを使用している時間に対し、与えられた割合で アクセスを得るようにし、しかも高優先度のプロセサに対し任意の時刻にバスへ の即時のアクセス全可能にするには、本発明による取り決めが必要になる。この 装置は高優先度のユニットと低優先度のユニットへの交互のバスの割り当てを制 御する第１の論理回路２０と、高優先度のユニットが緊急にバスを必要としてい ることやバスを低優先度のユニットに一時的に解放することがでさるということ を示す信号を出力する第２の論理回路４０を含む。実施例によれば、第１の論理 回路２０はプロセサ群の外に配置されているのに対し、第２の論理回路４０は高 優先度のプロセサの内部にある。しかしながら論理回路の位置している所は発明 の観点からは重要な意味を持たない。

第１の論理回路２０は３人力を有する。第１は低優先度のユニットがバスを必要 とした時に生じる信号ＲＱＢ　、第２は高優先度のユニットがバスを必要とした 時に生じる信号ＦＥＢ　、第３はバスがユニットの１つに使用されている時に生 じる信号ＢＯＣである。第１および第２の入力への信号はＡＮＤ回路２１に入力 され、当回路は高優先度のユニットがアクセスを要求していない時だけ信号を出 力し、そうでない場合には出力しない。この信号はＡＮＤ回路２２へ入力され、 この回路の否定入力が信号ＢＯＣから得られる。バスの不使用時で信号ＢＯＣが 生ぜず、高優先度のユニット７５３緊急にバス全必要としないで信号ＲＥＢが生 じない時、低優先度のユニットの１つがバスへのアクセスが可能となるようにＥ ＢＧ信号が送られる。更にＡＮＤ回路２３が配置され、一方の入力にＡＮＤ回路 ２１の出力信号が、もう−万に、ＢＯＣの信号が入力される。もし、これら両方 の信号が止むと、信号ＭＢＧが生成されて、バスを、高優先度の１ニツトに割り 当て、この信号は、第２の論理回路４０に送られる。

３０に示されるプログラム、セレクタは、進行中のプログラムに応じて２つの選 択できる信号のうちの１つを、供給する。プログラムセレクタからの第１のタイ プの信号は、高優先度のユニットによって緊急のバスアクセスが要求されている ことを示し、他方の信号は緊急のアクセスが要求されているが、低優先度のユニ ットにもバスの使用が許されていることを示す。

４１で示される待機用フリップフロップの出力は第１のタイプの信号がセット側 人力Ｓに入力されると、直ちに活性化される。この出力信号は回路２１を閉鎖し 、低優先度のユニットからのバスへのアクセスを防ぐ。そして（バス占有）信号 ＢＯＣが止むと、バスは信号ＭＧＢによって再度高信頼度のユニットに割り当て られる。この信号はＡＮＤ回路３９の一方の入力に供給される、このＡＮＤ回路 の他方の入力はＯＲ回路３８を通したプログラムセレクタの信号である。ＡＮＤ 回路３９の出力信号はアクセス７リツプフロツプ４２ｆ：活性化し、バスが占有 されている事を示めすために論理回路２０への出力全通してＢＯＣ信号を送る。

もし、第１のタイプの信号が、プログラム・セレクタから続いている時は待機用 フリップ７０ツブ４１の出力が直ちに活性化され回路２１は閉鎖され、低優先度 のユニットへアクセス権を与えるようなＥＢＧ信号は送られない。プログラムセ レクタ３０からの、もう一つのタイプの信号は、高優先度のユニットが、低優先 度のユニットへのアクセスを認める事を意味している。この信号によって活性化 されたフリップフロップ４３は、ＡＮＤ回路４６の入力に信号を送り、そのＡＮ Ｄ回路は否定入力が７リツプフロツプ４２の出力に接続されて、高優先度のプロ セサがバスを使用している時は常に閉鎖されている。ＡＮＤ回路４６の出力はＯ Ｒ回路４７の入力に接続されていて、回路４６の出力信号は、ＡＮＤ回路２１に 送られる。

回路４６の出力信号の活性化と、ＢＯＣ信号が止まった後遅延回路４８による一 定の遅れと共に生起するＲＥＢ信号の発生によって、ＲＥＢ信号はＥＥ３Ｇ信号 が、回路２２の出力に生じ低優先度のユニットの１つがアクセスを与えられるま では生起しない。ＲＥＢ信号が起こると、そのすぐ後に、”パス占有゛′信号Ｂ ＯＣが止まった時、高優先度のユニットに直接のアクセスが与えられる事が保証 される。

この事は、第６図の時間表で、更にくわしく述べる。

高優先度のユニットが作動し、バスを再び、すぐに使う必要がない時は、フリッ プフロップ４１からのＲＥＢ信号は立っていない。

”バス占有”信号ＢＯＣが止まると、ＥＢＧ信号が低優先度のプロセサに送られ る時間ができるまで、ＲＥＢ信号が生起しないよう、時間遅れと共に、回路４６ の出力は活性化される。低優先度のユニットがタスクを終了し、ＢＯＣ信号が止 まって回路２１がＲＥＢ信号によって再び閉鎖された後直ちに、高優先度のユニ ットが遅れなしにバスを引＠継ぐ事ができる。ＢＯＣ信号が止まると、レジスタ ー１１は活性化され、低優先度のユニットの固有番号が出力される。以上述べた 取り決めによって高優先度のユニットは要求がある時にはいつでもバスへの即時 のアクセスが保証されるが、プログラムが高優先度のユニットに対する緊急なア クセスを必要としない間は、バスを低優先度のユニットに割シ当てることが可能 となる。

図面の簡単な説明 第１図 国際調査報告 ＝＝、、−、＋、、＝−，＝　ｐ（″＋／ＳＣコｓ７つ０４２９

Claims (1)

1. 【特許請求の範囲】 高優先度のタイプのコンピユータは、コモンバスを使用する時に、高優先度のプ ロセサが重要なタスクを持つていなければ低優先度のタイプにバスを使用するこ とを許すように、自分自身の優先度を第２の低優先度のタイプのプロセサとの関 係で決定できる、このような２つのタイプのコンピユータに対する優先度の割り 当ての装置であつて、この装置は第１と第２の論理回路を含み、第１の論理回路 （２０）は３つの入力を有し、第１の入力は入力信号（ＲＱＢ）で低優先度のユ ニツト（３ａ〜３ｈ）からのアクセスの要求を表わし、第２の入力は入力信号（ ＲＥＢ）で高優先度のユニツト（１）からのアクセスの要求を表わし、第３の入 力は入力信号（ＢＯＣ）でバスが使用されている間中生起し、回路（２０）は２ つの出力を有し、信号（ＥＢＧ）はバスを低優先度のユニツト（３ａ〜３ｈ）に 割り当てるために第１の入力が活性化された場合だけ第１の出力上に生起し、第 ２の出力上には第１の出力が禁止されている間バスを高優先度のユニツトに割り 当てるために信号（ＭＧＢ）が生起し、第２の論理回路（４０）は２つの出力と ２つの入力を有し、第１の出力は信号（ＲＥＢ）を高優先度のユニツトからのア クセスの要求として、第１の論理回路の第２の入力へ供給し、第２の出力はバス が占有されていることを示す信号を第１の論理回路の第３の入力へ供給し、信号 （ＲＥＢ）は第１の入力が活性化するのと無関係に生起し、信号（ＲＥＢ）は第 １の論理回路の第２の入力上で高優先度のユニツトがアクセスを要求しているこ とを表わし、従つて割り当て又は許可信号（ＭＧＢ）が第１の論理回路の第２の 出力に生起し、第２の論理回路の第２の入力の活性化により高優先度のユニツト のためのアクセス要求信号（ＲＥＢ）が第２の論理回路の第１の出力上に時間遅 れをもつて生起し、その結果低優先度のユニツトにバスを許可するもしくは割り 当てる信号（ＥＢＧ）は生起するための時間を有するようになるが、高優先度の ユニツトは低優先度のユニツトの処理が終了したあとでもいぜんとしてバスへの 即時のアクセスを有して成ることを特徴とする前記装置。