JPH01290056A - プロセッサを有するシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを有するシステムに関し
、特にバスを介して相互間が結合されるボードを有する
システムに関する。

〔従来の技術〕

イー・デー・エヌ（ＥＤＮ）の１９８５年８月３１日号
ｐ１４３〜ｐ１５６（題名′″Ｔｗｏ　ｂｕｓｅｓｖｉ
ｅ　ｆｏｒ　３２−ｂｉｔ　ｓｙｓｔｅｍ　Ｓｕｐｒｅ
ｍａｃｙ”、著者Ｊｏｎ　Ｔｉｔｕｓ　）には、ＶＭＥ
ｂｕａ　　とＭｕ　ｌ　ｔ　ｌ　ｂｕｓ■が述べられて
いる。

〔発明が解決しようとする課題〕

近年、マイクロコンピュータは様々な応用分野からの幅
広い要求に応えて使用されて（・る。プルセス制御や工
業の自動化ではリアルタイム応答が要求され、画像処理
では大量データの高速処理が要求され、また、コンピュ
ータ・グラフィックスでは両方が要求されている。これ
らの要求に応えるために、コンピュータ・アーキテクチ
ャは、ＣＰＵボード、メモリボード、Ｉ１０ボードとい
つたモジュールを電気的、機械的に接続するシステムバ
スを採用している。

リアルタイム・データ処理分野では、各機能の応答性を
最適化できるように機能ごとに専用のプロセッサを割り
当てる機能分散型の制御方式がよく使われる。一方、大
量のデータ処理分野では平均的な処理能力を高める必要
がある。このため、大量データ処理分野では同一の機能
を持ったプ日セッサ間で負荷を均等に分散する負荷分散
型の制御方式が一般に用いられている。

システムバスとして、ＶＭＥｂｕｓあるいはＭｕｌｔｉ
　ｂｕ＠［等が提案されている。しかしながら、これら
のバスは、上述した２つの分野、ナなわちリアルタイム
処理分野及び大量データ処理分野の双方に満足のいく性
能を出すことはできない。

本発明は、上述した２つの分野の双方に適した汎用バス
を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、分散型バスアービトレーションと３レベルの
パスアービトレーシ目ン・フライオリティを持つシステ
ムバスが提供される。

〔作　用〕 上述した手段によれば、分散型バスアービトレーション
によって、ボード間での均一なバスアービトレーシ１ン
を実現することができ、大量のデータ処理分野での負荷
分散を容易に行なえる。また、３レベルのバスアービト
レーション・プライオリティによって、緊急時に、バス
使用を中断させ、より優先度の高いバス使用要求に対応
でき、リアルタイムデータ処理の要求に対応できるもの
である。

〔実施例〕

実施例のシステムバス（以下ＴＯＢＵＳと称する）の機
械的仕様はボードシステムで一般に広く用いられている
ユーロ・カード仕様に従う。第１図にはボードの外形を
示す。バス信号接続用コネクタにはｌＥＣ６０３−２規
格の９６ピンコネクタを使用する。３２ビツトのＴＯＢ
ＵＳは９６ピンコネクタ１個で接続できるような信号配
分とした。Ｐ２は高速データ転送用のバス（以下ＴＯＸ
ＢＵＳと称する）専用とし、Ｐ３はＴＯＢＵＳとＴＯＸ
ＢＵＳの６４ビツト拡張用とした。

表１には、これらのビンコネクタにおける信号の配分が
示されている。

ＴＯＢＵＳを使用したシステムの構成例を第２図に示す
。この例は機能分散型システムであり、ＣＰＵボード、
メモリボード、インテリジェント・タイプの入出力ボー
ト置板下Ｉ１０ボードと称する）によって構成している
。Ｉ１０ボードはバスマスタとしての機能を持ち、ダイ
レクトメモリアクセス（ＤＭＡ）転送を行う、バス使用
権を決めるのがバスアービタの働きである。このシステ
ムでは割り込みはメツセージ割り込み及び専用線割り込
みの２タイプを有する。

第３図（５）〜第３図（ト）のそれぞれはＴＯＢＵＳを
使用したシステムの展開を説明するものである。

以下ではＴＯＢＵＳの基本機能であるデータ転送、割り
込みおよび、バスアービトレーションについてプロトコ
ルを中心に説明する。

バスアービトレーション方式はシステム全体の性能に大
きな影響を与える。その方式は大別して分散式と集中式
とがある。分散式はバスマスタになる全てのモジュール
がバス使用権を管理する機能を持っているのに対し、集
中式は１つのモジュールが一括してバス使用権を管理す
る。集中式は応答性の面ですぐれているが、制御できる
バスマスタ数は物理的に制限され、既存のバスでは高々
５個程度である。ディジイー・チェーンによってバスマ
スタ数を増やすこともできるが応答性は著しく低下する
。ＴＯＢＵＳでは並列処理システムに適し、フォルトト
レランス（ｆａｕｌｔ　ｔｏｌｅｒａｎｃｅ）に優れて
いる分散式を採用した。ＴＯＢＵＳでは、バスマスタに
固有の優先番号を与え、バス使用権を要求するバスマス
クが、優先番号をバスに出力し、内部の比較回路で自分
の優先番号とバス上の優先番号とを比較しながらパスア
ービトレーションを行う。さらに、リアルタイム応答性
金高める為にバスマスタを優先順位に従って、ノーマル
・プライオリティ、ハイ・プライオリティ、スーパ・プ
ライオリティという３つにランク分けした。バスアービ
トレーションの状態遷移図を第４図に示す。また、パス
アービトレーションの優先度を表２及び表３に示す。

第４図において、ＰＨ１は、アイドル状態を示し、デー
タバスが空いている状態であり、ＰＨ２は、アビ−トレ
ーシロン７エーズを示し、それぞれのバスマスタが自分
の優先番号とバスに出力されている優先番号とを比較し
、最も高い優先番号のバスマスタを決める。このとき、
他のバスマスタは、そのバスリクエストが凍結される。

ＰＨ３は、データ転送／アビ−トレージョンフェーズを
示しており、ＰＨ２のフェーズにおいて決定されたバス
マスタがデータ転送を行なう。このとき、ＰＨ２のフェ
ーズにおいてバスを得ることができなかったバスマスク
が、再び優先番号の比較を行ない、次にバスを得るべき
バスマスタを決定する。

ＰＨ４は、データ転送フェーズであり、最も優先番号の
低いバスマスタがデータ転送を行ない。他のバスマスタ
からのバスリクエストの凍結が解除される。

表　　　　　３ ノーマル・プライオリティ間では同時にバス獲得要求を
出したバスマスタのうち、優先番号の最も高いもの（Ｗ
ＩＮＮＥＲ）が最初にバスの使用権を得る。そのバスサ
イクルが始まると、バス獲得要求を出していた残りのバ
スマスタ（ＬＯ８ＥＲ）は、再び優先番号の比較を開始
し、その中で一番優先番号の高いものが次にバスを使用
する。

このようにして、高位のマスクがバス使用を開始する度
に同時にバス獲得要求を出したバスマスタのなかでまだ
バスを使えずに待っているハスマスタは優先度判定を行
い、優先度の筒いものから順にバスを使用していく。

ノーマル・プライオリティでは同時にバス獲得要求をし
た全てのバスマスタがバスを使い終わるまで、他のバス
マスタはバス要求を凍結し、アービトレーションに参加
することができない。これによって同時にバス要求をし
たものが必ずバスを使用できる事を保証している。

しかし、バス要求を凍結していると、たとえ優先順位が
高くてもアービトレーションに参加できず、すぐにはバ
スを使用できない。このためメツセージタイプ割込みな
どリアルタイム応答を要する処理が行えないことがある
。これを解決するためＴＯＢＵＳでは緊急のバス使用の
ためにハイプライオリティを定義した。ハイプライオリ
ティ・バスマスタは他のバスマスタがバス要求を出して
いても、バス要求を凍結せず、現在のバスマスタがバス
サイクルを終了した時点でアービトレーシ覆ンサイクル
に参加できる。

ＴＯＢＵＳのアービトレーションにおいては、現在のバ
スマスクがバスを使い始めたときに、次のバスマスタを
決めるという形になっている。つまり優先度の比較、決
定とバスの使用がパイプライン的になっている。従って
、アービトレーション・フェーズが終了した後では、た
とえハイプライオリティ・バスマスタであってもアービ
トレーションに参加し、優先番号比較を開始するのは、
現在、データ転送を実行中のバスマスタがパス使用を終
了して次のマスクがバスを使い始めてからである。

緊急時の応答性をさらに高めるため、ＴＯＢＵＳでは現
在のバスマスタに対して緊急にバスを解放する必要があ
ることを通報できるスーパプライオリティを定義した。

この通報をうけたバスマスタは速やかにバス使用を中断
する必要がある。

尚、表２には、アービトレーションへの参加を示してお
り、例えはノーマルプライオリティにおいて、フェーズ
ＰＨ１においては、アービトレーションに参加すること
ができるが、フェーズＰＨ２においては、参加すること
ができないことを示している。また、表３には、バス解
放要求が示されており、スーパプライオリティにおいて
は、全てのフェーズにおいてバス解放を要求することが
できるが、ノーマルプライオリティ及びハイプライオリ
ティでは、バス解放を要求することができないことを示
している。

第５図にはアービトレーション制御回路のブロック図を
示す。

第６図には、４台のノーマル・プライオリティ間のバス
・アービトレーションの波形図が示されており、第７図
にはノーマル・プライオリティとハイ・プライオリテ４
間のバス・アービトレーションの波形図が示されている
。

第６図におけるバスマスタ（ｍａｓｔｅｒ）のアービト
レーション番号を表４に示す。表において、ＡＮＢＩ　
〜ＡＮＥ４はｍａｓｔｅｒ　１〜ｍａｓｔｅｒ　４のア
ービトレーション番号である。

第６図において、ＴＢＩ〜ＴＢ４（ＴＢ）とＢＧｌｌ〜
ＢＧＩ４　（ＢＧ）はバスアービタの制御信号である。

ＴＢＩ　〜ＴＢ４はｍａｓｔｅｒ　１〜ｍａＢｔａｒ　
４がバスを要求するときアサートされる。また、ＢＧ１
〜ＢＧ４はアービタがｍａｓｔｅｒ　１〜ｍａｓｔｅｒ
　４にバス使用を許可するときアートされる。

ＢＢＳＹ信号上に記された番号は、現在のバスマスタを
表す。

ＢＲ，ＢＲＬ　、ＢＬＩ　、ＢＡＣ、とＢＢｓＹは７−
ピタによって駆動される。アービタがバス要求を出すと
、ＢＲをＬＯＷレベルにする。ノーマルプライオリティ
はバスを凍結するとＢＲＬをｈｉｇｈレベルにする。Ｂ
ＲＬＩはＢＲＬを反転した信号である。ＢＲＩの立ち上
がりエッヂですべてのバス要求は凍結され、ＢＲＬＩの
立ち上がりエッヂですべてのバス要求の凍結が解除され
る。ＢＡＣ信号がＬＯＷレベルのときはバスアーとりは
互いのアービトレーション番号を比較する。ＢＡＣ信号
の立ち上がりエッヂで、（ｗｉ　ｎｎｅ　ｒ　）はＴＯ
ＢＡＳＵを使い始め、ＢＢＳＹ信号をＬＯＷレベルにす
る。

ＢＡＣ信号上に記された番号はアービトレーションのフ
ェーズを示す。アービトレーションフェーズに参加した
バスマスタと（ｗｉｎｎｅｒ）を表５に示す。

衣　　　　５ 第７図に示された波形図における４つのバスマスタのア
ービトレーション番号を表６に示す。

表　　　　６ 第７図において、ＢＢＳＹ信号上に記された番号は、現
在のバスマスタを表し、ＢＡＣ信号上に記された番号は
アービトレーションのフェーズを示す。アービトレーシ
ョン７エーズに参加したバスマスタと（ｗｉ　ｎｎｅ　
ｒ、）を表７に示す。

データ転送 データ転送プロトコルには同期式と非同期式がある。ク
ロック同期方式にはＣＰ　’Ｕのクロック周波数を変え
た場合に周辺のハードウェアを変更する必要があるとか
、バスに接続するボード枚数すなわち、バスの負荷は使
用状況によって異なるためクロックの位相差にばらつき
が生じるという問題のほか、クロック周波数が２０ＭＨ
ｚを越えると、システム全体をクロックに同期させて動
作させることが不可能であるという重大な欠点がある。

従って、ＴＯＢＵＳの転送プロトコルは非同期プロトコ
ルを採用した。

アドレスとデータを別々の信号線とすることは、３２ｂ
ｉｔバスは勿論、将来バス幅を６４ビツト化した場合に
はなおさら、コネクタ数及びボードの実装面積の点で不
利である。さらに、バスドライバを二組動作させる必要
があるためボード全体の消費電流が増加するという欠点
がある。従って、ＴＯＢＵＳはアドレスとデータの信号
線を共用している。

アドレスとデータを共用することで、性能の低下が心配
される。しかし、ＴＯＢＵＳにおけるデータ転送はキャ
ッシュ・ミスヒツト時のキャッシュメモリへのデータ読
み込みやメツセージ転送な・どブロック転送が中心で、
この場合、アドレスは最初に一度だけ転送すれば、毎回
転送する必要は無く、転送語数が長い場合はマルチプレ
ックスによるオーバヘッドは無視できる。

第８図にＴＯＢＵＳのリード転送とライト転送ヲ示ス。

バスマスタはアドレス転送時、Ａ、ＬＴｉ号でスレーブ
がアドレスをラッテすべきタイミングを与える。データ
の転送はバスマスタがＤＳｉ号をアサートすることで始
まり、スレーブがＤＫ信号をアサートし、それを受けて
、マスクがＤ８信号をネゲートすることで終了する。ア
ドレスの転送時には転送先のアドレスとアドレス空間を
転送するほか、ブロック転送、ブロードキャスト転送と
いったデータ転送のタイプを指足する。データの転送時
にはデータのほか、転送に伴うエラー発生状況を示すス
テータスも転送する。なお、アドレス空間信号とデータ
ス信号は信号線を共用する。−膜内には、バイト列を指
定する信号はアドレスとしての意味を持つので、スレー
ブボードはバイト列制御信号がアサートされてからデー
タ転送を開始するように設計される。ＴＯＢＵＳのデー
タ転送ではバイト列指定信号はアドレスの転送開始から
データの転送終了までの期間有効にする。

この結果、スレーブはアドレスの転送を受けてすぐにボ
ード内部のチップ・セレクト信号を作ることができ、特
に、メモリのライトサイクルにおいてデータセットアツ
プ時間を確保しやすく、サイクル時間の短縮に有利であ
る。同図において、ＡＤＯＯ：６３はアドレス／データ
を示し、ＢＣＯｘ７はバイト長コントロールを示し、Ａ
ＬＴはアドレスラッチタイミングを示し、ＤＳはデータ
ストローブを示し、ＤＫはデータアクノリッジを示し、
ＷＲはデータ転送方向を示している。

割り込み ＴＯＢＵＳの割り込みとしては、第９図に示すようにメ
ツセージ転送による割り込みと割り込み専用の信号線を
用いた割り込みとを定義する。

メツセージによる割り込みは、ＴＯＢＵＳ上でプロセッ
サ間での同期をとるなどマルチプロセラ゛　サシステム
を実現する上で有効である。

メツセージ割り込みは、アドレス空間の一つであるメツ
セージ割り込み空間における割り込み要求元から割り込
み先へのデータ転送として実現する。すなわち、第１０
図に示されているように、データ転送でアドレスには要
求先番を、データには要求元番号とメツセージタイプを
のせて転送する。メツセージタイプは割り込みメツセー
ジの転送と他のメツセージの転送を区別するのに使用す
る。

専用信号線を用いた割り込みにはシステムリセットやバ
スファイルといった緊急の割り込みと割り込み要求信号
ＩＲＸ、ＩＲＹを用いた割り込みがある。前者は割り込
みアクノリッジサイクルをＴＯＢＵＳ上では行わない。

後者はＴＯＢＵＳ上で割り込みアクノリッジサイクルを
行い、要求元は要求元に対して割り込みペクタを転送す
る。

第１１図には、メツセージ割り込みの概念図が示されて
いる。

同図において、ＣＰＵ−ＢがＣＰＵ−Ａに対して割り込
みを発生する場合、ＣＰＵ−Ｂはレシーバのアドレスを
リクエスタへ転送する。リクエスタはＴＯＢＵＳの使用
権を得、メツセージタイプと要求元のアドレスをレシー
バへ転送する。レシーバはＣＰＵ−Ａに割り込みを発生
する。

第１２図には、上述したレシーバの構成例が示されてお
り、第１３図にはりクエスタの構成例が示されている。

第１２図においてＲｅｇｌ〜Ｒｅｇ４は、次のことを示
す。

Ｒｅｇｌ（ペクタベースレジスタ） ：　ＣＰＵの外部割り込みペクタＩ’１＆ｌ（＄８０〜
ｎ）を設定するレジスタ。

Ｒｅｇ２（送信元アドレスレジスタ） ：　ＴＯＢＵＳに割り込みを発行した送信元アドレスを
ラッチするレジスタ。

Ｒｅｇ　３　（メツセージタイプレジスタ）：ＣＰＵが
割り込みを受けるＴＯＢＵＳのメツセージタイプを設定
するレジスタ。

Ｒｅｇ４（受信メツセージタイプレジスタ）：　ＴＯＢ
ＵＳのメツセージ転送におけるメツセージタイプをラッ
チするレジスタ。

（１）ＣＰＵはＲｅｇｌにペクタＮの先頭座を、Ｒｅｇ
３に割り込みを受付けるメツセージタイプを書込み、レ
ジスタの初期化を行う。この初期化が終了するまで割り
込みは受は付げない。初期化以前に割り込み要求があっ
たら、要求元に対しアクセスエラーをかえす。

（２）　　レジスタの初期化が終了し下記条件が成立し
たら、割り込みレシーバは割り込みを受は付ける。

１　メツセージ転送での要求先番号とレシーバのアドレ
スが一致すること。

■　メツセージ割り込み空間における１対１、またはブ
ロードキャスト転送によるメツセージ転送であること。

Ｉｌｌ　　Ｒｅ　ｇ　３に設定したメツセージタイプと
Ｔ。

ＢＵＳのメツセージ転送時のメツセージタイプが一致す
ること。

ＩＩ、ｉｌｌが成立しない場合は、要求元に対しアクセ
スエラーを返す。

（３）割り込み条件成立後、ＣＰＵに対し割り込みを発
行する。

（４）ＣＰＵのＩＡＣＫサイクルにおけるベクタ陽は、
ＲｅｇｌとＲｅ　ｇ２を加算したものをペクタ隘として
ＣＰＵに返す。

第１３図において、Ｒｅｇ５（送信先アドエレスレジス
タ）には、メツセージ割り込みの送信先を、ＣＰＵがデ
ータとしてライトする。

メツセージ割り込み送信動作 （１）ＣＰＵはメツセージ割り込みを要求する前に、ベ
クタＮ生成レジスタにベクタ隔をライトし々ければなら
ない。

（２）ＣＰＵがＴＯＢＵＳに対してメツセージ割り込み
を発行する際、ＣＰＵはＲｅｇ　５に送信先アドレスを
データとして書き込む。

（３）ＣＰＵの曹込みが終了したら、割り込みリクエス
タはバスアービタに対して使用要求信号（ＴＢ）をアサ
ートする。（同時にＩＲＱＢＵＳＹＮ）もアサート。

（４）アービトレーション終了後アービタから、バス使
用許可信号（ＢＧＩ）がアサートされたら、割り込みリ
クエスタは送信先アドレス（Ｒｅｇ５）＊メツセージタ
イプ、要求元アドレスをＴＯＢＵＳに出力する。

（５）割り込みリクエスタは送信先から、アクセスエラ
ーが返ってきたら、バスを解放しくＴＢネゲ−））ＣＰ
Ｕに対して割り込みを発行する。

正常終了時は、バスを解放し次のＣＰＵの書込みを待つ
。

（６）アクセスエラー発行時のステータスは、エラース
テータスレジスタにラッチしておく。

（７）割り込みリクエスタがメツセージ割り込み送信時
にＣＰＵがＲｅｇ　５に次のデータを書き込もうとした
ら次の（メツセージ割り込み要求）ＣＰＵに対して、バ
スエラーを返す。（ＤＣ，ＢＵＳＥＲＲ発生ブロック） 〔発明の効果〕 分散型バスアービトレーションによって、ボード間での
均一なバスアービトレーションを実現することができ、
大量のデータ処理分野での負荷分散を容易に行なえる。

また、３レベルのバスアービトレーション・プライオリ
ティによって、緊急時に、バス使用を中断させ、より優
先度の高いバス使用要求に対応でき、リアルタイムデー
タ処理の要求に対応できるものである。

【図面の簡単な説明】

第１図は、ボードの外形を示す図、第２図は本発明の一
実施例を示すブロック図、第３図（４）ないし第３図（
ト）は、ＴＯＢＵＳを説明するための図、第４図は、バ
スアービトレーションの状態遷移図、第５図はアービト
レーション制御回路のブロック図、第６図及び第７図は
、アービトレーションを説明するための波形図、原８図
は、データ転送を説明するための波形図、第９図は割り
込みを説明するための図、第１０図はメツセージ割り込
みを説明するための図、第１１図はメツセージ割り込み
の構成を示す概念図、第１２図は、レシーバの一実施例
を示すブロック図、第１３図はりクエスタの一実施例を
示すブロック図である。 第３図（Ａ＞ 第　３図（す 第　　９　図 第１０図 第１１図 第１２図

Claims (1)

【特許請求の範囲】
1. １、分散型バスアービトレーションと複数レベルのバス
   アービトレーションとを有することを特徴とするシステ
   ム。