JPS61248153A - マルチプロセツサシステムにおけるメモリアクセス制御方式 - Google Patents
マルチプロセツサシステムにおけるメモリアクセス制御方式Info
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- JPS61248153A JPS61248153A JP8976985A JP8976985A JPS61248153A JP S61248153 A JPS61248153 A JP S61248153A JP 8976985 A JP8976985 A JP 8976985A JP 8976985 A JP8976985 A JP 8976985A JP S61248153 A JPS61248153 A JP S61248153A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のプロセッサをそれぞれのメモリコントローラを介
して結合したマルチプロセッサシステムにおいて、自系
のプロセッサから他系のメモリへアクセスを行った後、
続いて自系のメモリへアクセスを行うとデータ転送が競
合するため、自系のメモリコントローラの優先制御でア
クセス要求が選択されたとき、そのアクセス要求元ユニ
ットのＩＤと他系で直前に選択されているアクセス要求
元ユニットのＩＤとを比較し、一致したとき、すなわち
他系でも同一ユニットのアクセス要求が選択されている
とき、自系のメモリアクセスを抑止する。
して結合したマルチプロセッサシステムにおいて、自系
のプロセッサから他系のメモリへアクセスを行った後、
続いて自系のメモリへアクセスを行うとデータ転送が競
合するため、自系のメモリコントローラの優先制御でア
クセス要求が選択されたとき、そのアクセス要求元ユニ
ットのＩＤと他系で直前に選択されているアクセス要求
元ユニットのＩＤとを比較し、一致したとき、すなわち
他系でも同一ユニットのアクセス要求が選択されている
とき、自系のメモリアクセスを抑止する。
本発明は、マルチプロセッサシステムに関するものであ
り、特にその中でもメモリに対するアクセス制御方式に
関する。
り、特にその中でもメモリに対するアクセス制御方式に
関する。
第４図は１本発明が対象とするマルチプロセッサシステ
ムの典型的な構成例を示したものである。
ムの典型的な構成例を示したものである。
第４図において、４０．４１はマルチプロセッサシステ
ムを構成する２つの系のサブシステムを示し、４２およ
び４３は中央処理装置（以後ＣＰＵ−０，ＣＰＵ−１と
表す）、４４および４５はチャネルプロセッサ（以後Ｃ
ＨＰ−０，ＣＨＰ−１と表す）、４６および４７はメモ
リコントローラ（以後ＭＣＵ−０，ＭＣＵ−１と表す）
、４６ａおよび４７ａは優先制御回路、４８および４９
は主メモリ （以後、ＭＳＵ−０，ＭＳＵ−１と表す）
である。
ムを構成する２つの系のサブシステムを示し、４２およ
び４３は中央処理装置（以後ＣＰＵ−０，ＣＰＵ−１と
表す）、４４および４５はチャネルプロセッサ（以後Ｃ
ＨＰ−０，ＣＨＰ−１と表す）、４６および４７はメモ
リコントローラ（以後ＭＣＵ−０，ＭＣＵ−１と表す）
、４６ａおよび４７ａは優先制御回路、４８および４９
は主メモリ （以後、ＭＳＵ−０，ＭＳＵ−１と表す）
である。
２つの系４０．４１はそれぞれのメモリコントローラ（
ＭＣＵ−０，ＭＣＵ−１）を介して結合され、中央処理
装置（ＣＰＵ−０，ＣＰＵ−１）およびチャネルプロセ
ッサ（ＣＨＰ−０，ＣＨＰ−１）は、互いに自系と他系
の主メモリ （ＭＳＵ−Ｏ，ＭＳＵ−１）をアクセスで
きるように構成されている。
ＭＣＵ−０，ＭＣＵ−１）を介して結合され、中央処理
装置（ＣＰＵ−０，ＣＰＵ−１）およびチャネルプロセ
ッサ（ＣＨＰ−０，ＣＨＰ−１）は、互いに自系と他系
の主メモリ （ＭＳＵ−Ｏ，ＭＳＵ−１）をアクセスで
きるように構成されている。
なお図示のシステムでは、簡単化のために、１つの系の
ＭＣＵに接続されるＣＰＵ、ＣＨＰ、ＭＳＵ、および他
系のＭＣＵがそれぞれ１個となっているが、これらの個
数は任意である。
ＭＣＵに接続されるＣＰＵ、ＣＨＰ、ＭＳＵ、および他
系のＭＣＵがそれぞれ１個となっているが、これらの個
数は任意である。
各メモリコントローラ（ＭＣＵ−０，ＭＣＵ−１）に設
けられている優先制御回路（４６ａ、４７ａ）は、自系
の中央処理装置ＣＰＵおよびチャネルプロセッサＣＨＰ
からのアクセス要求と、他系のメモリコントローラＭＣ
Ｕから転送された他系のＣＰＵおよびＣＨＰからのアク
セス要求とについて、自系の主メモリをアクセスするア
クセス権を与える優先制御を行い、最も優先度の高い要
求元ユニットを受付は実行させる。なお、あるユニット
が他系の主メモリをアクセスする場合には。
けられている優先制御回路（４６ａ、４７ａ）は、自系
の中央処理装置ＣＰＵおよびチャネルプロセッサＣＨＰ
からのアクセス要求と、他系のメモリコントローラＭＣ
Ｕから転送された他系のＣＰＵおよびＣＨＰからのアク
セス要求とについて、自系の主メモリをアクセスするア
クセス権を与える優先制御を行い、最も優先度の高い要
求元ユニットを受付は実行させる。なお、あるユニット
が他系の主メモリをアクセスする場合には。
自系のＭＣＵを経由して他系のＭＣＵにアクセス要求が
送られる構成がとられている。
送られる構成がとられている。
たとえばＣＰＵ−０が、他系のＭＳＵ−１をアクセスす
る要求を発信した場合、そのアクセス要求は、まず自系
のＭＣＵ−０を経由して他系のＭＣＵ−１の優先制御回
路の優先制御を受け、ここで選択されることによって、
ＭＳＵ−１に対するメモリアクセスの実行が可能となる
。
る要求を発信した場合、そのアクセス要求は、まず自系
のＭＣＵ−０を経由して他系のＭＣＵ−１の優先制御回
路の優先制御を受け、ここで選択されることによって、
ＭＳＵ−１に対するメモリアクセスの実行が可能となる
。
次に具体的な動作を、第５図および第６図のタイミング
図に示す。
図に示す。
第５図は、ＣＰＵ−０から自系のＭＳＵ−０へＲＥＡＤ
アクセス動作を行った例である。
アクセス動作を行った例である。
まずＣＰＵ−０から、アクセス要求ＲＥＱがＭＳＵ−０
へ送出され、ＭＣＵ−０の入力ポートにセットされる。
へ送出され、ＭＣＵ−０の入力ポートにセットされる。
ＭＣＵ−０は、優先制御を行い。
この場合はＣＰＵ−０からのＲＥＱが選択される。
これによりＭＣＵ−０は、メモリアドレスをアドレスレ
ジスタＭＳＡＤＨにセットし、ＭＳＵ−０を起動して、
データのＲＥＡＤ動作を行わせる。
ジスタＭＳＡＤＨにセットし、ＭＳＵ−０を起動して、
データのＲＥＡＤ動作を行わせる。
このようにしてＭＳＵ−０から読み出されたデータは、
ＭＣＵ−０のＲＥＡＤデータレジスタＲＤＲにセットさ
れ、ＥＣＣコレクトを行ってから転送データレジスタＴ
ＤＲを経てＣＰＵ−０へ送出される。
ＭＣＵ−０のＲＥＡＤデータレジスタＲＤＲにセットさ
れ、ＥＣＣコレクトを行ってから転送データレジスタＴ
ＤＲを経てＣＰＵ−０へ送出される。
第６図は、ＣＰＵ−０から他系のＭＳＵ−１へＲＥＡＤ
アクセス動作を行った例である。
アクセス動作を行った例である。
まずＣＰＵ−０からＭＳＵ−１へのアクセス要求ＲＥＱ
がＭＣＵ−０へ送出される。このＲＥＱは、ＭＣＵ−０
の入力ボートを経てＭＣＵ−１の入力ポートへ転送され
、これがＭＣＵ−１の優先制御で選択されたとき、ＭＣ
Ｕ−１はメモリアドレスをＭＳＡＤＲにセットし、ＭＳ
Ｕ−１を起動し、データのＲＥＡＤ動作を行わせる。
がＭＣＵ−０へ送出される。このＲＥＱは、ＭＣＵ−０
の入力ボートを経てＭＣＵ−１の入力ポートへ転送され
、これがＭＣＵ−１の優先制御で選択されたとき、ＭＣ
Ｕ−１はメモリアドレスをＭＳＡＤＲにセットし、ＭＳ
Ｕ−１を起動し、データのＲＥＡＤ動作を行わせる。
ＭＳＵ−１から読み出されたデータは、ＭＣＵ−１のＲ
ＥＡＤデータレジスタＲＤＲにセットされ、ＥＣＣコレ
クトを行ってからＭＣＵ−１のＴＤＲを経てＭＣＵ−０
のＴＤＲへ転送され、 ｃｐＵ−０へ送出される。
ＥＡＤデータレジスタＲＤＲにセットされ、ＥＣＣコレ
クトを行ってからＭＣＵ−１のＴＤＲを経てＭＣＵ−０
のＴＤＲへ転送され、 ｃｐＵ−０へ送出される。
ところで、第６図の例において、ＭＣＵ−０とＭＣＵ−
１の間の信号転送に約１τ（クロック）を要し、また優
先制御に１τを要するものとする。
１の間の信号転送に約１τ（クロック）を要し、また優
先制御に１τを要するものとする。
ここで、ＭＣＵ−１の優先制御でＣＰＵ−０のＲＥＱが
選択されたとき、ＭＣＵ−０ではＣＰＵ−０から次に発
信されたＭＳＵ−〇に対するＲＥＡＤアクセスのＲＥＱ
が受信されていて、これがＭＣＵ−０で次のτで選択さ
れた場合、ＭＳＵ−０とＭＳＵ−１からそれぞれ読み出
されたデータの転送が、ＣＰＵ−０とＭＣＵ−０との間
のバスで競合してしまう。
選択されたとき、ＭＣＵ−０ではＣＰＵ−０から次に発
信されたＭＳＵ−〇に対するＲＥＡＤアクセスのＲＥＱ
が受信されていて、これがＭＣＵ−０で次のτで選択さ
れた場合、ＭＳＵ−０とＭＳＵ−１からそれぞれ読み出
されたデータの転送が、ＣＰＵ−０とＭＣＵ−０との間
のバスで競合してしまう。
これを回避するため、従来は次のような制御方式がとら
れていた。
れていた。
■、ＣＰＵ−０からのＭＳＵ−１に対するアクセス要求
がＭＣＵ−１に送られたときには、それがＭＣＵ−１の
優先制御で選択される次のクロックまでは、ＣＰＵ−０
からＭＳＵ−０に対してアクセス要求が次に発信されて
も、ＭＣＵ−Ｏでの優先制御に参加させずに、保留して
お（。
がＭＣＵ−１に送られたときには、それがＭＣＵ−１の
優先制御で選択される次のクロックまでは、ＣＰＵ−０
からＭＳＵ−０に対してアクセス要求が次に発信されて
も、ＭＣＵ−Ｏでの優先制御に参加させずに、保留して
お（。
■、ＭＣＵにおける優先制御はそのまま行い１Ｍ５Ｕに
起動をかけるが、バスの競合が生じる場合、一方のデー
タ、たとえば自系のデータをレジスタに待避しておいて
、他系のデータが転送された後で転送する。
起動をかけるが、バスの競合が生じる場合、一方のデー
タ、たとえば自系のデータをレジスタに待避しておいて
、他系のデータが転送された後で転送する。
上記した従来方式の■では、他系のメモリに対するアク
セス回数が多いと、自系のメモリアクセスの待ち時間が
増大して性能の低下をきたし、■では待避用のレジスタ
等を必要とするためにハードウェア量が増大し、制御が
複雑化するという問題があった。
セス回数が多いと、自系のメモリアクセスの待ち時間が
増大して性能の低下をきたし、■では待避用のレジスタ
等を必要とするためにハードウェア量が増大し、制御が
複雑化するという問題があった。
またこれに対して、ＭＣＵ−１での優先制御の選択結果
をＭＣＵ−０に送り、ＭＣＵ−０では。
をＭＣＵ−０に送り、ＭＣＵ−０では。
ＭＣＵ−１で選択されたユニット、たとえばＣＰＵ−０
からのアクセス要求のみを外して次の優先制御を行うよ
うにする方式が考えられるが、この方式を実現するため
には、ＭＣＵ間の信号転送と優先制御とをｌクロック内
で行う必要があり９回路の動作時間上無理が生じるとい
う欠点があった。
からのアクセス要求のみを外して次の優先制御を行うよ
うにする方式が考えられるが、この方式を実現するため
には、ＭＣＵ間の信号転送と優先制御とをｌクロック内
で行う必要があり９回路の動作時間上無理が生じるとい
う欠点があった。
Ｃ問題点を解決するための手段〕
本発明は、ある系のユニットが他系の主メモリに対して
アクセス要求を行い、続いて自系の主メモリに対してア
クセス要求を行った場合、他系のメモリコントローラで
は５行った優先制御の結果選択した要求元ユニットのＩ
Ｄ（ｍ別情報）を一時的に保持して、要求元の系のメモ
リコントローラへ１クロック遅れで通知し、要求元の系
のメモリコントローラでは、アクセス要求を行った先の
系での優先制御の結果には関係なしに１次のアクセス要
求のための優先制御を行い、以下の■および■の条件が
ともに満足されるときに、自系の主メモリに対するアク
セス起動を抑止し、アクセス要求元ユニットへのバスの
競合を回避するものである。
アクセス要求を行い、続いて自系の主メモリに対してア
クセス要求を行った場合、他系のメモリコントローラで
は５行った優先制御の結果選択した要求元ユニットのＩ
Ｄ（ｍ別情報）を一時的に保持して、要求元の系のメモ
リコントローラへ１クロック遅れで通知し、要求元の系
のメモリコントローラでは、アクセス要求を行った先の
系での優先制御の結果には関係なしに１次のアクセス要
求のための優先制御を行い、以下の■および■の条件が
ともに満足されるときに、自系の主メモリに対するアク
セス起動を抑止し、アクセス要求元ユニットへのバスの
競合を回避するものである。
■、他系の主メモリにアクセス要求を行った系のメモリ
コントローラで優先制御が行われたとき。
コントローラで優先制御が行われたとき。
そこで選択されたユニットと、他系での１クロック前の
優先制御で選択されたアクセス要求の要求元ユニットと
が同じであること。
優先制御で選択されたアクセス要求の要求元ユニットと
が同じであること。
■、■の要求・元ユニットは自系のメモリコントローラ
に直接接続されているユニットであること。
に直接接続されているユニットであること。
なお、アクセス要求元の系のメモリコントローラにおい
て優先制御により選択され、アクセス権を獲得しながら
メモリアクセスを抑止されたユニットは９次のクロック
に行われる優先制御に再参加する。
て優先制御により選択され、アクセス権を獲得しながら
メモリアクセスを抑止されたユニットは９次のクロック
に行われる優先制御に再参加する。
第１図は８本発明の原理を例示的に示す構成図である。
第１図において、１０および１１はマルチプロセッサシ
ステムを構成する２つのサブシステム。
ステムを構成する２つのサブシステム。
１２および１３は中央処理装置（ＣＰＵ−０，ＣＰＵ−
１）、１４および１５はチャネルプロセッサ（ＣＨＰ−
０，ＣＨＰ−１）、１６および１７は相互に結合された
メモリコントローラ（ＭＣＵ−０，ＭＣＵ’−１）、１
６ａおよび１７ｂは優先制御回路、１６ｂおよび１７ｂ
は優先制御で選択されたユニットの識別情報（１０）を
保持する被選択ユニットＩＤレジスタ、１６Ｃおよび１
７ｃは自系のアクセス要求元ユニットに対する競合を検
出する比較器、そして１８および１９は主メモリ （Ｍ
ＳＵ−０，ＭＳＵ−１）を表している。
１）、１４および１５はチャネルプロセッサ（ＣＨＰ−
０，ＣＨＰ−１）、１６および１７は相互に結合された
メモリコントローラ（ＭＣＵ−０，ＭＣＵ’−１）、１
６ａおよび１７ｂは優先制御回路、１６ｂおよび１７ｂ
は優先制御で選択されたユニットの識別情報（１０）を
保持する被選択ユニットＩＤレジスタ、１６Ｃおよび１
７ｃは自系のアクセス要求元ユニットに対する競合を検
出する比較器、そして１８および１９は主メモリ （Ｍ
ＳＵ−０，ＭＳＵ−１）を表している。
ＭＣＵ−０およびＭＣＵ−１において、優先制御回路１
６ａおよび１７ａは、自系および他系のサブシステム１
０．１１内のユニットＣＰＵ−０゜ＣＨＰ−０，ＣＰＵ
−１，ＣＨＰ−１からのアクセス要求について優先制御
を行い、最も優先度の高いユニットを選択してその１０
を出力し、自系の主メモリ （ＭＳＵ−０，ＭＳＵ−１
）に対するアクセスを許可する。
６ａおよび１７ａは、自系および他系のサブシステム１
０．１１内のユニットＣＰＵ−０゜ＣＨＰ−０，ＣＰＵ
−１，ＣＨＰ−１からのアクセス要求について優先制御
を行い、最も優先度の高いユニットを選択してその１０
を出力し、自系の主メモリ （ＭＳＵ−０，ＭＳＵ−１
）に対するアクセスを許可する。
優先制御回路１６ａおよび１７ａから出力されたユニッ
トＩＤは、それぞれ被選択ユニットＩＤレジスタ １６
ｂおよび１７ｂにも格納されるとともに比較器１６ｃお
よび１７ｃの一方の入力に印加される。
トＩＤは、それぞれ被選択ユニットＩＤレジスタ １６
ｂおよび１７ｂにも格納されるとともに比較器１６ｃお
よび１７ｃの一方の入力に印加される。
被選択ユニットＩＤレジスタ１６ｂおよび１７ｂのそれ
ぞれの入力ＩＤは、１クロック遅れて他系のＭＣＵ内の
比較器１７ｃおよび１６ｃの他方の入力へ転送される。
ぞれの入力ＩＤは、１クロック遅れて他系のＭＣＵ内の
比較器１７ｃおよび１６ｃの他方の入力へ転送される。
したがうて、比較器１６ｃおよび１？ｃは、１クロフク
前の他系のＭＣＵでの優先制御による選択結果と現クロ
ックにおける自系のＭＣＵでの優先制御による選択結果
とを比較し、一致検出を行う。
前の他系のＭＣＵでの優先制御による選択結果と現クロ
ックにおける自系のＭＣＵでの優先制御による選択結果
とを比較し、一致検出を行う。
比較器１６ｃおよび１７ｃの出力は、それぞれ優先制御
回路１６ａおよび１７ａから出力されるＩＤが自系ユニ
ットのものである場合にだけ有効にされる。
回路１６ａおよび１７ａから出力されるＩＤが自系ユニ
ットのものである場合にだけ有効にされる。
このようにして、比較器１６ｃあるいは１７ｃから有効
な一致出力が生じたとき、その系では自系の主メモリへ
のアクセスの起動が抑止される。
な一致出力が生じたとき、その系では自系の主メモリへ
のアクセスの起動が抑止される。
ＭＣＵ間での信号転送に１クロック、そして各ＭＣＵ内
での優先制御に１クロックかかるシステムでは１本発明
により、各基のＭＣＵでの優先制御の結果は、レジスタ
にいったん保持されて次の、クロックで他系のＭＣＵへ
通知される。
での優先制御に１クロックかかるシステムでは１本発明
により、各基のＭＣＵでの優先制御の結果は、レジスタ
にいったん保持されて次の、クロックで他系のＭＣＵへ
通知される。
このため、１つのユニットが他系の主メモリとアクセス
要求を出した次のクロックで自系の主メモリへアクセス
要求を出したとき１両系での優先制御の結果それぞれの
アクセス要求が選択された場合が簡単に検出でき、従来
の優先制御の論理を変更せずに自系のメモリアクセスを
抑止できる。
要求を出した次のクロックで自系の主メモリへアクセス
要求を出したとき１両系での優先制御の結果それぞれの
アクセス要求が選択された場合が簡単に検出でき、従来
の優先制御の論理を変更せずに自系のメモリアクセスを
抑止できる。
第２図は本発明の１実施例システムの要部構成図であり
、第３図は１動作例のタイミング図である。
、第３図は１動作例のタイミング図である。
第２図において、１６および１７は、第１図に示した２
つの系内の各メモリコントローラＭＣＵ−〇およびＭＣ
Ｕ−１であり、２０および２１は優先制御回路、２２は
入力ボート、２３はセレクタ回路、２４はアドレスレジ
スタＭＳＡＤＲ，２５は被選択ユニッ）ＩＤレジスタ、
２６は比較器。
つの系内の各メモリコントローラＭＣＵ−〇およびＭＣ
Ｕ−１であり、２０および２１は優先制御回路、２２は
入力ボート、２３はセレクタ回路、２４はアドレスレジ
スタＭＳＡＤＲ，２５は被選択ユニッ）ＩＤレジスタ、
２６は比較器。
２７はＡＮＤ回路、２８は禁止回路を表す。
なお第２図においては９図の複雑化を避けるため、ＭＣ
Ｕ−０およびＭＣＵ−１の動作を説明する上で必要とな
る要素のみを取り出して示しであるが、ＭＣＵ−０およ
びＭＣＵ−１中には９図示されている構成が対称的に存
在しているものと考えるべきである。
Ｕ−０およびＭＣＵ−１の動作を説明する上で必要とな
る要素のみを取り出して示しであるが、ＭＣＵ−０およ
びＭＣＵ−１中には９図示されている構成が対称的に存
在しているものと考えるべきである。
また動作例として、第３図に示すように、最初のアクセ
ス要求がＣＰＵ−０から他系のＭＣｔＪ−１に対して行
われ９次のクロックで２番目のアクセス要求が同じＣＰ
Ｕ−Ｑから自系のＭＣＵ−０に対して行われた場合につ
いて説明する。
ス要求がＣＰＵ−０から他系のＭＣｔＪ−１に対して行
われ９次のクロックで２番目のアクセス要求が同じＣＰ
Ｕ−Ｑから自系のＭＣＵ−０に対して行われた場合につ
いて説明する。
ＣＰＵ−０から発信されたＭＳＵ−１宛のアクセス要求
は、ＭＣＵ−０からＭＣＵ−１の入力ポート２２の１つ
へ入力される。
は、ＭＣＵ−０からＭＣＵ−１の入力ポート２２の１つ
へ入力される。
入力ポート２２は、ＣＰＵ−０，ＣＨＰ−０゜ＣＰＵ−
１，ＣＨＰ−１の各ユニットからＭＳＵ−１へのアクセ
ス要求を受付け、優先制御回路２１ヘリク工スト信号を
送り、セレクタ回路２３へはアドレスを送る。
１，ＣＨＰ−１の各ユニットからＭＳＵ−１へのアクセ
ス要求を受付け、優先制御回路２１ヘリク工スト信号を
送り、セレクタ回路２３へはアドレスを送る。
優先制御回路２１は、各ユニットからのリクエスト信号
に基づいて優先制御を行い９選択されたユニットのＩＤ
、ここではＣＰＵ−０のＩＤがセレクタ回路２３と被選
択ユニットＩＤレジスタ２５に印加される。
に基づいて優先制御を行い９選択されたユニットのＩＤ
、ここではＣＰＵ−０のＩＤがセレクタ回路２３と被選
択ユニットＩＤレジスタ２５に印加される。
セレクタ回路２３は９選択されたユニットＣＰＵ−０の
アドレスを、アドレスレジスタＭＳＡＤＲ２４に設定す
る。
アドレスを、アドレスレジスタＭＳＡＤＲ２４に設定す
る。
ＭＳＡＤＲ２４に設定されたアドレスは、ＭＣＵ−１に
対するメモリ起動信号ＭＳＵＩＧＯが発信されたとき、
ＭＳＵ−１へ転送される。
対するメモリ起動信号ＭＳＵＩＧＯが発信されたとき、
ＭＳＵ−１へ転送される。
被選択ユニットＩＤレジスタ２５に入力された被選択ユ
ニットのＩＤは、１クロック遅れてＭＣＵ−０の比較器
２６の一方の入力へ転送される。
ニットのＩＤは、１クロック遅れてＭＣＵ−０の比較器
２６の一方の入力へ転送される。
このときＭＣＵ−０の優先制御回路２０叫１次の優先制
御の結果、すなわちこの場合はｃｐｕ−００１０を出力
しており、比較器２６は、これを他系の被選択ユニット
ＩＤレジスタ２５から受信した１クロック前のＭＣＵ−
１での被選択ユニットのＩＤと比較し、一致／不一致を
検出する。
御の結果、すなわちこの場合はｃｐｕ−００１０を出力
しており、比較器２６は、これを他系の被選択ユニット
ＩＤレジスタ２５から受信した１クロック前のＭＣＵ−
１での被選択ユニットのＩＤと比較し、一致／不一致を
検出する。
比較器２６の出力はＡＮＤ回路２７の一方の入力に印加
され、ＡＮＤ回路２７の他方の入力には。
され、ＡＮＤ回路２７の他方の入力には。
優先制御回路２０から出力される被選択ユニットＩＤが
ＣＰＵ−０／Ｃ：ＨＰ−０，すなわち自系のユニットで
あることを示す信号が印加され、 ＡＮＤ回路２７の両
入力が“１”となったときに８Ｍ５Ｕ−０の起動を抑止
する信号が出力される。
ＣＰＵ−０／Ｃ：ＨＰ−０，すなわち自系のユニットで
あることを示す信号が印加され、 ＡＮＤ回路２７の両
入力が“１”となったときに８Ｍ５Ｕ−０の起動を抑止
する信号が出力される。
ＡＮＤ回路２７の出力は、ｌＩ止回路２８に印加され、
ＭＳＵ−０の起動信号ＭＳＵＯＧＯがＭＳＵ−０へ送出
されるのを禁止する。
ＭＳＵ−０の起動信号ＭＳＵＯＧＯがＭＳＵ−０へ送出
されるのを禁止する。
このようにして、ある系の１つのユニットから他系のメ
モリへアクセス要求が出された後、続いて自系のメモリ
へアクセス要求が出された場合であって、しかも両系に
おける優先制御の結果それぞれ選択された場合のみを限
定的に検出し、自系のメモリアクセスを抑止する。
モリへアクセス要求が出された後、続いて自系のメモリ
へアクセス要求が出された場合であって、しかも両系に
おける優先制御の結果それぞれ選択された場合のみを限
定的に検出し、自系のメモリアクセスを抑止する。
本発明によれば、マルチプロセッサシステムにおいて、
１つのユニットから他系と自系のメモリに対する連続す
るアクセス要求が頻繁に発生するような処理が行われる
場合の平均的なアクセス時間の増大を防ぎ、少ないハー
ドウェアの増加で効率的なアクセス制御が実現できる。
１つのユニットから他系と自系のメモリに対する連続す
るアクセス要求が頻繁に発生するような処理が行われる
場合の平均的なアクセス時間の増大を防ぎ、少ないハー
ドウェアの増加で効率的なアクセス制御が実現できる。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例システムの要部構成図、第３図は第２図に示す実施
例システムの動作例のタイミング図、第４図はマルチプ
ロセッサシステムの典型的な構成図、第５図および第６
図は従来方式の動作例のタイミング図である。 第１図において。 １０．１１はサブシステム。 １２．１３は中央処理装置（ＣＰＵ−０，ＣＰＵ−１）
。 １４．１５はチャネルプロセッサ（ＣＨＰ−０゜ＣＨＰ
−１）。 １６．１７はメモリコントローラ（ＭＣＵ−０゜ＭＣＵ
−１）。 １８．１９は主メモリ （ＭＳＵ−０，ＭＳＵ−１）。 １６ａ、１７ａは優先制御回路。 １６ｂ、１７ｂは被選択ユニットＩＤレジスタ。 １６ｃ、１７ｃは比較器 を表す。
施例システムの要部構成図、第３図は第２図に示す実施
例システムの動作例のタイミング図、第４図はマルチプ
ロセッサシステムの典型的な構成図、第５図および第６
図は従来方式の動作例のタイミング図である。 第１図において。 １０．１１はサブシステム。 １２．１３は中央処理装置（ＣＰＵ−０，ＣＰＵ−１）
。 １４．１５はチャネルプロセッサ（ＣＨＰ−０゜ＣＨＰ
−１）。 １６．１７はメモリコントローラ（ＭＣＵ−０゜ＭＣＵ
−１）。 １８．１９は主メモリ （ＭＳＵ−０，ＭＳＵ−１）。 １６ａ、１７ａは優先制御回路。 １６ｂ、１７ｂは被選択ユニットＩＤレジスタ。 １６ｃ、１７ｃは比較器 を表す。
Claims (1)
- 【特許請求の範囲】 複数の系の各プロセッサ（１０、１１）がそれぞれのメ
モリコントローラ（１６、１７）を介して結合され、メ
モリコントローラ間の信号伝送に１クロックを要するマ
ルチプロセッサシステムにおいて、 上記各メモリコントローラ（１６、１７）は、自系の主
メモリ（１８、１９）に対する他系のユニットからのア
クセス要求について所定の論理にしたがった選択を行う
優先制御回路（１６ａ、１７ａ）と、 上記優先制御回路により選択されたアクセス要求元ユニ
ットの識別情報を一時的に記憶し、他系のメモリコント
ローラへ通知する被選択ユニット識別情報レジスタ（１
６ｂ、１７ｂ）と、 自系の優先制御回路により選択されたアクセス要求元ユ
ニットの識別情報と、他系のメモリコントローラの被選
択ユニット識別情報レジスタから通知された１クロック
前の被選択ユニット識別情報との一致を検出する比較器
（１６ｃ、１７ｃ）とをそなえ、 上記比較器が一致を検出したとき、そのアクセス要求元
ユニットが自系のユニットであった場合には、自系の主
メモリに対するアクセス起動を抑止することを特徴とす
るメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8976985A JPH0234062B2 (ja) | 1985-04-25 | 1985-04-25 | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8976985A JPH0234062B2 (ja) | 1985-04-25 | 1985-04-25 | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248153A true JPS61248153A (ja) | 1986-11-05 |
| JPH0234062B2 JPH0234062B2 (ja) | 1990-08-01 |
Family
ID=13979899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8976985A Expired - Lifetime JPH0234062B2 (ja) | 1985-04-25 | 1985-04-25 | Maruchipurosetsusashisutemuniokerumemoriakusesuseigyohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0234062B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643769A (en) * | 1987-06-26 | 1989-01-09 | Nippon Telegraph & Telephone | Memory access system |
| US5214769A (en) * | 1987-12-24 | 1993-05-25 | Fujitsu Limited | Multiprocessor control system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0538759U (ja) * | 1991-10-29 | 1993-05-25 | 鹿児島日本電気株式会社 | 蛍光表示管 |
-
1985
- 1985-04-25 JP JP8976985A patent/JPH0234062B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643769A (en) * | 1987-06-26 | 1989-01-09 | Nippon Telegraph & Telephone | Memory access system |
| US5214769A (en) * | 1987-12-24 | 1993-05-25 | Fujitsu Limited | Multiprocessor control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234062B2 (ja) | 1990-08-01 |
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