KR960005395B1 - 최소 경합 프로세서 및 시스템 버스 시스템 - Google Patents

최소 경합 프로세서 및 시스템 버스 시스템 Download PDF

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제이. 바로우 조오지
엘. 스미스 도날드
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불 에이치엔 인포오메이션 시스템즈 인코오포레이티드
루이스 피. 엘빈저
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Abstract

내용 없음.

Description

최소 경합 프로세서 및 시스템 버스 시스템
제1도는 본 발명의 원리를 구체화 하는 멀티프로세서 시스템의 블록선도.
제2도는 제1도의 중앙 서브시스템(CSS)유닛의 블록선도.
제3도는 제1도의 버스 인터페이스 유닛(BIU)의 블록선도.
제4도는 제3도의 버스 요구 논리 회로를 더욱 상세하게 도시한 도면.
제5도는 본 발명의 동작을 설명하기 위한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 멀티프로세서 시스템 14-1~14-4 : 중앙 서브 시스템 유닛
11 : 시스템 버스 16-1~16-4 : 메모리 서브시스템
18-1~18-3 : 입력/출력 서브시스템
19 : 프로세서(P)버스 12 : 시스템 관리기능
20 : CPU 40 : 가상 기억장치
60 : 캐쉬 유닛 100 : 버스 인터페이스 유닛
20-2 : 명령유닛 20-4 : 어드레스 유닛
20-6 : 실행 유닛 60-2 : 명령 캐쉬
60-4 : 실행 캐쉬 20-8, 20-10 : 제어기억소자
100-220 : 시스템 버스 데이타 레지스터
100-222 : P 버스 데이타 레지스터 100-226 : BIU제어회로
100-224 : 프로그램 가능 배열논리 100-300 : 버스요구 논리회로
11-1 : 시스템 버스 우선 순위 네트워크
본 발명은 우선 순위 기준에 따라 액세스(access)가 부여되는 시스템 버스의 해결 가능한 액세스에 관한 것이다. 특히, 본 발명은 전용버스(private bus)에 공통으로 연결된 다수의 처리 유닛에 의해 시스템 버스에 대하여 액세스를 얻는 것에 관한 것이다.
몇몇 시스템은 시스템에 연결되는 각각의 장치에 의해 모니터되는 비지 상태라인(busy status line)을 이용함으로써 단일 통신 버스상의 버스 통신을 단순화 시켰다. 그러한 시스템중 어느 하나에 있어서, 장치가 메시지를 송출하려 할 때 처음에 그 장치는 비지플래그(busy flag)를 비지 상태라인에 놓여지게 함으로써 그 비지상태 라인으로부터 비지상태를 처리한다. 그 장치는 또한 비지플래그가 이미 세트되었는지의 여부를 확인하기 위하여 비지상태 라인을 체크한다. 버스가 비지상태라면, 그 장치는 버스가 프리상태가 될 때까지 송신할 수 없고, 그 요구 장치는 재시행 시간 간격 동안 버스 비지 플래그를 리셋한다. 이 장치는 미합중국 특허 제 4,281,380호에 게재되어 있다.
상기 장치는 경합(contention)을 감소시키는 동시에, 단일 통신 버스를 사용하고 있다. 또한, 그 장치는 주로 간섭을 일으키는 메시지의 동시 전송을 막도록 조정된다.
하나 이상의 버스가 포함되었을때, 그 방법은 일반적으로 상이한 버스들을 순차적 방법으로 경합시킨다. 몇몇 시스템에 있어서, 경합 시간량이 감소되었다. 예를 들면, 동일 양수인에게 양도된 미합중국 특허 제4,901,226호에 버스 인터페이스 유닛을 통하여 시스템 버스를 액세스 하기 위해 국부 버스에 공통으로 처리 유닛이 연결되도록 하는 장치가 게재되어 있다. 그 장치는 국부 버스 우선 순위 및 시스템 버스 우선 순위를 해결하기 위해 필요한 시간을 최소화시키는 동시에, 그 장치는 버스 액세스를 얻기 위해 경합하도록 두 버스에 연결된 유닛을 필요로 한다.
그러한 시스템에 있어서, 그 장치는 분리된 버스 인터페이스를 제공할 수 있다. 그러나, 이것은 상당한 량의 부가적인 논리 회로를 필요로 한다. 또한, 그 장치는 시스템 버스와 같은 적어도 하나의 버스에 대하여 액세스를 얻기 위해 경합하는 유닛을 필요로 한다.
또다른 선택은 완벽하게 분리된 버스를 제공하는 것이다. 이것은 회로 및 인터페이스 연결량이 본질적으로 두배이므로 극도로 값비싼 해결책이다. 또한, 양 버스에 연결되는 메모리 유닛은 양 버스로부터 수신되는 요구를 분류시키고 그 요구가 처리되어야 하는 순서를 설정하는 것이 필요하다. 이것은 그 메모리가 처리 유닛 요구를 처리할 수 없는 경우 처리 유닛에 대기 상태를 유도할 수 있다.
따라서, 본 발명의 주 목적은 하나 이상의 버스에 연결된 처리 유닛에 의해 발생된 요구를 처리하기 이해 향상된 방법 및 장치를 제공하는 것이다.
본 발명의 추가 목적은 그러한 유닛간의 경합을 제거하는 방법에 있어서 다수의 처리 유닛으로부터의 요구를 처리하기 위한 장치를 제공하는 것이다.
본 발명의 상기 및 다른 목적은 본 발명의 원리를 구체화 되도록 구성된 멀티프로세서 시스템의 양호한 실시예에서 얻을 수 있다. 멀티프로세서 시스템은 다수의 동일한 중앙 서브시스템(CSS) 유닛, 다수의 메모리 서브시스템 유닛과 다수의 입력/출력 서브시스템을 포함한다. 우선 순위 기준에 따라 한쌍의 유닛간의 요구를 전달할 수 있는 시스템 버스에 공통으로 연결된 모든 유닛들은 시스템 버스의 부분으로서 포함되는 분포 우선 순위 네트워크에 의해 형성된다. 또한, 모든 CSS 유닛 및 메모리 서브시스템 유닛은 고속으로 데이타를 전송하기 위해 사용되는 전용(P) 버스에 공통으로 연결된다.
본 발명에 의하면, 각각의 CSS 유닛 인터페이스는 입력 회로를 포함하는 데 이 입력 회로는 시스템 버스가 유휴 상태 또는 조건내에 있을때를 검사하기 위해 버스 우선 순위 네트워크에 연결된다. 또한, 각각의 CSS 유닛은 논리회로를 포함하는데 이 논리 회로는 P 버스가 비지 상태에 있을때를 검사하기 위해 P 버스에 연결된다. P 버스에 대하여 액세스를 얻는 CSS 유닛으로부터 고속 전송 요구에 응답하는 그 논리 회로는 단지 양 버스가 유휴 상태에 있을때만 시스템 버스상에 요구를 발생시키고, 그에 따라서 다른 버스에 대해 경합을 제거한다.
양호한 실시예에 있어서, 고속으로 전송하기 위한 요구가 메모리 서브시스템에 의해 수신되고 인식되었을때, 그 시스템 버스 일부가 완성된다. 그후에, 그 요구 데이타는 작동 사이클의 P 버스 일부를 완성하는 그 요구 CSS 유닛으로 P 버스를 거쳐서 전송된다.
장기 장치는 동시에 일어나는 고속 전송 요구를 위해 프로세서가 대기함이 없이 시스템 버스 액세스를 제공한다. 또한, 그 장치는 시스템 버스 포화 상태의 가능성을 감소시킨다. 또한, 그 장치는 시스템 버스 인터페이스 회로에 발생할 최소 변화량을 필요로 한다.
추가 목적 및 장점과 함께 그 구성 및 작동의 방법에 관하여 본 발명의 특성이라고 생각되는 새로운 특성은 본 절에서 기술된 첨부 도면과 관련하여 고려될때 다음절의 기술을 훨씬 더 잘 이해할 수 있다. 단지 예증의 목적으로 주어진 각각의 도면은 명백히 이해되어지며 본 발명의 제한 범위에 한정되지 않는다.
제1도는 블록선도 형태에 있어서, 본 발명의 방법 및 장치를 구체화하는 멀티프로세서 시스템(10)을 도시한다. 도시된 것처럼, 시스템(10)은 시스템 버스(11)에 의해 단단하게 함께 연결된 시스템 관리기능(SMF), 다수의 동일한 중앙 서브 시스템(CSS) 유닛(14-1 내지 14-4)과 다수의 상이한 서브시스템(16 내지 18)을 포함한다. 예시된 상이한 서브시스템은 다수의 메모리 서브 시스템(16-1 내지 16-4)과 다수의 입력/출력 서브시스템(18-1 내지 18-3)을 포함한다. 또한, CSS 유닛(14-1 내지 14-4)과 메모리 서브시스템(16-1 내지 16-4)은 공통으로 단향성 비동기 프로세서(P) 버스(19)에 연결된다. 각각의 서브시스템은 비동기 방식에서의 시스템 버스(11)상의 다른 서브시스템에 커맨드, 인터럽트, 데이타 또는 응답/상태의 형태로서의 요구를 그 서브시스템이 송신 또는 수신할 수 있는 인터페이스 유닛(BIU)를 포함한다.
버스(11)의 좌측단에서, 도시되지 않은 터미네이션 네트워크는 버스(11)의 최우선 순위단을 형성한다. 그 터미네이션 네트워크의 우측단에 위치한 SMF 유닛(12)은 최고의 우선 순위를 갖는다. 버스 우선 순위는 터미네이션 네트워크로부터 각각의 서브 시스템의 거리의 함수에 따라 감소한다. 우선 순위를 기초로 한 시스템 버스(11)에 대하여 상이한 서브시스템 통신 요구는 시스템 버스(11)내에 포함된 분포 우선 순위 네트워크에 의해 형성된다. 이 장치에 관한 좀더 상세한 정보는 미합중국 특허 제4,724,519호를 참고할 수 있다. 제2도는 블록선도 형태에 있어서, Ming-Tzer Miu와 Thomas F. Jcyce의 관련 특허 출원의 생산 데이타 처리 시스템의 형태를 취하는 중앙 서브시스템(CSS) 유닛(14)을 도시한다. 도시된 것처럼, CSS 유닛(14)은 중앙처리 장치(CPU)(20), 가상 기억장치(VMU)(40)와 캐쉬 유닛(60)을 포함한다. 캐쉬 유닛(60)은 버스 인터페이스 유닛(BIU)을 통하여 시스템 버스(11)에 연결된다. BIU(100)는 4개의 인터페이스를 갖는다. BIU는 CPU(20), VMU와 캐쉬 유닛단, 시스템 버스(11)와 프로세서(P) 버스(19)에 대해 인터페이스로서 제공된다.
도시된 것처럼, CPU(20)의 주 구성 요소는 명령 유닛(I 유닛)단(20-2), 어드레스 유닛(A 유닛)단(20-4)과 실행 유닛(E 유닛)단(20-6)을 포함한다. 양호한 실시예에 있어서, 실행 유닛단(20-6)은 과학적 유닛(S-유닛)과 상업적 명령 처리 유닛(C-유닛)을 포함한다. 캐쉬 유닛단(60)은 실행될 명령을 기억하는 명령 캐쉬(I-캐쉬)(60-2)와 실행되는 명령에 따라 작동될 오퍼랜드 또는 데이타를 기억하는 실행 캐쉬 유닛(E-캐쉬)를 포함한다.
I-유닛(20-2)은 두가지 주요 기능을 실행한다. I-유닛은 I-캐쉬 유닛(60-2)으로부터 명령을 프리페치하고 다른 유닛을 결정하는 방법에 있어 이러한 명령을 분리하거나 또는 디코드 하고, 즉 A-유닛(20-4)과 E-유닛(20-6)은 그러한 명령을 추가로 처리할 것이다. 또한, I-유닛(20-2)은 나중에 생산 라인에서 제거되는 어떤 분기 명령을 실행한다.
A-유닛(20-4)은 I-유닛(20-2)으로부터 수신되는 명령으로부터 어드레스를 발생시킨다. 게다가, A-유닛은 생산라인으로부터 제거되는 레지스터 대 레지스터 형태의 명령과 같은 어떤 형태의 명령을 실행한다. 그 명령이 E-유닛(20-6)에 의해 실행될때, A-유닛(20-4)은 E-캐쉬 유닛(60-4)으로부터 특정한 오퍼랜드를 인출하도록 가상 어드레스를 물리적 어드레스로 변화시키는 VMU(40)에 가상 어드레스를 전달한다. E-캐쉬 유닛(60-4)으로부터 인출된 오퍼랜드는 I-유닛(20-2)에 의해 E-캐쉬 유닛(60-2)으로부터 수신된 원래 명령의 실행을 완성하도록 E-유닛(20-6)에 전달된다. 그 A-유닛(20-4)은 또한 분기 명령의 실행을 확인할 것이며, I-유닛(20-2)이 분기 어드레스를 프리페치함으로써 특정화된 I-캐쉬 유닛(60-2)으로부터 이미 요구된 다음 명령을 갖는 I-유닛(20-2)에 역으로 분기 어드레스를 보낸다.
제2도에서 알 수 있는 바와 같이, 양 A-유닛(20-4) 및 E-유닛(20-6)은 프로그래머가 다룰 수 있는 레지스터 내용을 기억시키는 레지스터 파일을 포함한다. 또한, 양 I-캐쉬 유닛(60-2) 및 E-캐쉬 유닛(60-4)은 시스템 버스(11) 및 BIU(100)를 통하여 주 메모리로부터 인출된 명령 및 오퍼랜드에 따라 갱신된다.
제2도에서 알 수 있는 바와 같이, I-유닛단(20-2) 및 A-유닛단(20-4)은 통상의 펌 웨어 제거 기억소자(20-8)를 공유한다. 이와 마찬가지로, E-유닛 및 C-유닛 실행 유닛(20-6)은 또다른 통상의 펌 웨어 제어 기억소자(20-10)를 공유한다.
I-유닛(20-2), A-유닛(20-4)과 E-유닛(20-6)은 마더(mother)회로보드를 차지하는 그들의 제어소자(20-8, 20-10)와 함께 파이프 라인을 형성한다. VMU단(40)과 캐쉬 유닛단(60)은 CPU 마더보드에 플러그로 접속되는 도오터(doughter)보드를 차지한다. BIU(100)의 시스템 버스 및 P 버스 인터페이스 회로는 또다른 마더 보드를 차지한다. 따라서, 전 CSS 유닛은 시스템내에 두개의 소켓 카드 위치를 필요로 한다. 제3도는 블록선도 형태에 있어서, BIU(100)의 회로를 더욱 상세하게 도시한 것이다. BIU(100)는 다수의 레지스터를 포함한다. 이 레지스터는 각각 시스템버스(11)와 P 버스(19)에 연결되는 시스템 버스 데이타 레지스터(100-220)와 P 버스 데이타 레지스터(100-222)를 포함한다.
또한, 도시된 것처럼, BIU(100)는 제어회로(100-226)를 포함한다. 이 제어 회로는 제2도의 캐쉬 유닛(60)으로부터 수신된 요구를 처리하기 이해 필요한 것과 같이 상이한 레지스터가 가능하고 선택되도록 요구된 제어신호를 제공한다.
본 발명에 의하면, 제어회로는 프로그램 가능 배열 논리(PAL)장치(100-224)의 형태에 있어서, 캐쉬 유닛(60)으로부터 수신된 커맨드를 모니터하도록 연결되고, 또한 P 버스(19)의 상태를 모니터하도록 연결된다. PAL 장치는 P 버스 판독 커맨드와 P 버스(19)가 비지 상태가 아님(즉, 신호 PBBUSY-)을 나타내는 P 버스(19)로부터의 신호를 디코드 할때 신호(PBIDLE-)를 발생한다.
도시된 것처럼, BIU(100)는 블록 형태를 지닌 버스 요구 논리 회로(100-300)를 추가로 포함한다. 이 버스 요구 논리회로는 시스템 버스(11)의 일부분을 형성하는 시스템 버스 우선 순위 네트워크(11-1)에 연결된다. 아울러, 버스 요구 논리 회로(100-300)는 또한 PAL 장치(100-224)로부터 P 버스 유휴 신호 PBIDLE-를 수신하도록 연결된다. 그 버스 요구 논리회로 (100-300)는 여기에서 설명된 것같은 시스템 버스 요구에 추가하여 전용버스 요구를 처리하도록 사용된다.
제4도는 블록 형태를 지닌 버스 요구 논리회로(100-300)를 더욱 상세하게 나타낸 것이다. 그 블럭(100-300)은 사용자 요구 신호에 상응하는 이진수 1 상태로 세트되는 사용자 ASK 플립플롭(100-302)을 포함한다. 사용자 ASK 플립플롭은 신호 MYASKR-가 부여된 시스템 버스 사이클(MYDCNN+10=1)에 따라 또는 버스 클리어 신호(BSMCLR+10=1)에 상응하는 이진수 0으로 될때 이진수 0으로 리셋된다. 이 신호는 NOR 게이트(100-304)를 거쳐 적용된다.
사용자 플립플롭(100-302)이 이진수 1이고 양버스 유휴 신호 BBIDLE+가 이진수 1로 될때 NAND 게이트(100-306)는 신호 MYREQS-를 이진수 1로 되게 하고 그 결과 사용자 요구 플립플롭(100-308)은 이진수 1로 전환된다. 이러한 결과로 버스 하위 우선 순위 버스 신호 BSREQL-는 NAND 게이트(100-376)를 통하여 액티브 또는 낮은 전압 상태가 된다.
본 발명에 의하면, 양 버스 유휴 신호 BBIDLE+는 P 버스 유휴 신호 PBIDLE-와 버스 신호 BSREQL+, BSREQH+, PRIBSY+40의 조합으로 구성되는 시스템 버스 유휴 신호 SYSBIDLE이 양 버스의 유휴 상태를 나타내는 낮은 상태일 때만 NAND 게이트(100-303)에 의해 발생된다.
프리네트(prinet) 비지 신호 PRIBSY+20이 우선 순위 네트워크의 비지 상태(신호 PRIBSY+20=1)와 최상위의 우선 순위 유닛으로부터 가장 오래된 버스 OK 신호가 이진수 1을 나타낼 경우 신호 MYREQT+는 블록 형태를 지닌 NOR/AND 회로(100-310)가 버스 사용자 OK 신호 BSMYOK+를 이진수 0으로 되게 한다. 신호 BSIUOK+ 및 PRIBSY+20는 신호 PRIUOK-00을 이진수 0으로 되게 하는 NAND 회로(100-320)에 결합된다.
신호 MSMYOK+00은 여진 회로(100-330)에 포함된 다이오드 및 인덕터 필터/기울기 제어 회로를 통하여 적용된다. 신호 BSMYOK+10은 다른 하위 물리적 우선 순위 유닛이 시스템 버스(11)에 대해 액세스를 얻도록 한다. 즉, 신호BSMYOK+는 각각 하위 우선 순위 유닛의 그랜트 플립플롭의 입력으로서 적용되는 우선 순위 신호 중의 하나이다.
도시된 것처럼, 사용자 요구 신호 MYREQT+는 한쌍의 플립플롭(100-342, 100-344)으로부터 구성된 그랜트 플립플롭의 입력 NAND 게이트(100-340)에 대해 하나의 입력으로서 적용된다. 이 게이트는 신호 MYREQT+와 결합되는 BSIUOK+를 통하여 9개의 프리네트 신호 BSAUOK+를 수신한다. 부출력 신호 MYDCNN-01 및 MYDCNN-00은 사용자 데이타 사이클 신호 MYDCNN+10을 발생하는 AND 게이트(100-346)의 반전 입력에 적용된다. 플립플롭(100-342, 100-344)의 부출력은 스파이크 또는 신호 글리치(signal glitch)를 피하기 위해 사용된다. 또한 양 플립플롭의 클럭(c) 및 데이타(d) 입력은 스파이크 또는 신호 글리치를 감소시키기 위해 논리 1전압으로 고정시킨다. 양 플립플롭은 리셋신호 MYDCNR-이 이진수 0으로 될때 이진수 0으로 리셋된다. 이진수 0일때 신호 MYDCNR-는 플립플롭이 세트되지 못하게 한다. 버스 마스터 클리어 신호 BSMCLR+, 버스 대기 신호 BSWAIT+, 버스 인식 신호 BSACKR 또는 버스 부 인식 신호 BSNAKR+가 이진수 1로 될때 신호 MYDCNR-는 NOR 게이트(100-348)를 통하여 이진수 0으로 된다.
각 시스템 버스 사이클 동안, 그곳에는 3개의 동일한 시간 간격이 있다. 그 첫 시간 간격은 버스 사이클이 부여될 최상위의 우선 순위 유닛을 결정하는데 필요한 시간 간격이다. 이 시간 간격을 버스 요구 신호 BSREQT-20의 부로 진행하는 가장 자리에서 출발하는 우선 순위 네트워크 해결 사이클에 상응한다. 신호 BSREQT-20은 버스 상위 우선 순위 요구신호 BSREQH- 또는 하위 우선 순위 요구 신호 BSREQL-가 NOR 게이트(100-360) 및 AND 게이트(100-362)의 낮은 상태가 되는 입력을 통하여 적용될때 발생된다.
비동기 지연량에 따른 제1시간 간격단은 우선 순위를 설정하고 최고의 우선 순위단이 시스템 버스(11)를 사용하기 위해 시스템 내에 허용된다.
다음 시간 간격은 마스터 유닛이 슬레이브 유닛을 호출하는 동안의 기간이다. 이 시간 간격은 신호 BSDCNN-의 버스 데이타 사이클의 역방향으로 진행하는 가장자리에서 시작한다. 그 변화는 마스터 유닛에 부여되었던 시스템 버스의 사용을 나타낸다. 신호 PRIBSY+40는 우선 순위 해결 사이클내에서 40 나노초가 될때까지 새로운 데이타 사이클을 막는다. 이것은 필요한 시스템 버스와 부여된 버스간에 거의 50 나노초의 최소의 시간 간격이 설정된다.
마지막 시간 간격은 슬레이브 또는 수신 유닛의 요구에 따라 할당된 시간 간격이다. 이 시간 간격은 스트로브(strobe)신호 BSDCNB+의 정방향으로 진행하는 가장자리에서 시작한다. 신호 MYDCNN+10은 시스템 버스(11)에 적용되고 버스 데이타 사이클을 발생시키며, 현지 신호 BSDCNN-는 시스템 버스 우선 순위 해결 사이클의 끝을 나타내는 이진수 0으로 된다. 이것은 버스 신호 BSDCNN+10을 이진수 0으로 되게 한다. 지연 회로(100-366)에 의해 60 나노초 지연된 후, OR게이트(100-364)는 신호 BSDCNB+를 다음 시스템 버스 해결 사이클에 대해 우선 순위 회로가 클리어 되는 이진수 0으로 되게 한다.
제1도 내지 제4도와 제5도의 타이밍도를 참조하여, 양호한 실시예의 시스템 작동을 기술할 것이다. 제5도로부터 알 수 있는 바와 같이, CSS 유닛이 판독 요구를 만들때, 이것은 P 버스 판독 신호를 이진수 1 상태로 되게 한다. P 버스(19)가 비지 상태가 아님(즉, 활성 상태 또는 이진수 1임)을 나타내는 P 버스(19)로부터 신호 PBREAD 및 PBBUSY- 신호에 상응하는 PAL회로(100-224)는 로우(low)신호 PBIDLE-로 되게 한다. 신호 PBIDLE-은 블록 형태를 지닌 버스 요구 논리 회로(100-300)에 입력으로서 적용된다.
제4도로부터 알 수 있는 바와같이, 시스템 버스(19) 신호 RSREQL-, BSREQH-와 우선 순위 네트워크 비지 신호 PRIBSY+40이 시스템 버스(11)의 유휴 상태를 나타낼때 집합적 신호 SYSBIDLE-은 이진수 0로 된다. 양 신호 PBIDLE- 및 SYSBIDLE-가 로우일 때, AND 게이트(100-303)는 양 버스 유휴 신호 BBIDLE+를 제5도에 도시된 것처럼 이진수 1로 되게 한다.
양 버스 유휴 신호 BBIDLE+는 사용자 요구 플립플롭을 이진수 1 상태로 전환시킨다. 그 시스템 버스(11)가 유휴 상태이기 때문에, CSS 유닛에 우선 순위가 부여될 것이다. 그러므로, CSS의 그랜트 플립플롭은 세트될 것이다. 이것은 사용자 데이타 사이클을 발생시키고 시스템 버스(11)에 고속 전송을 특정화 시키는 커맨드를 적용시키도록 사용되는 신호 MYDCNN+10을 발생시킨다.
제5도로부터 알 수 있는 바와 같이, 시스템 버스 신호 BSDBWD+는 이진수 0로 되게 하고 신호 BSDBPL+ 및 BSMREF+는 P 버스(19)를 포함하는 메모리 요구를 특정화하는 이진수 0으로 되게 한다. 메모리 요구에 상응하는 그 요구를 인식하는 요구에 의해 특정화된 메모리 서브시스템은 도시된 것처럼 P 버스 비지 신호를 로우로 되게 한다. 이것은 그 사이클의 시스템 버스 부분을 완성시킨다.
메모리가 요구되는 8개의 데이타 워드를 가질때, 그것은 일련의 데이타 스트로브 신호 PBSTRB-를 전달하고 각각의 신호는 32-비트 워드의 전달을 나타낸다. 8개의 스트로브에 따라, 그 메모리 서브 시스템은 실행 신호 PBDONE-을 전달한다. 이것은 작동 사이클을 완성한다. 신호 PBDONE-의 트레일링 에지에서 P 버스 비지 신호 PBBUSY-는 제5도에 도시된 것처럼 리셋된다.
상기로부터 알 수 있는 바와 같이, 본 발명의 방법 및 장치가 어떻게 P 버스(19) 또는 시스템 버스(11)에 대해 CSS 유닛 경합을 제거하는지를 알 수 있다. 이것은 P 버스가 비지 상태가 아닐때를 나타내기 위한 상태가 되도록 여분의 인터페이스 핀을 사용하여 성취할 수 있다. 시스템 버스 유휴 논리 회로의 입력으로서 이 신호를 적용함에 의해, 그 P 버스는 시스템 버스의 논리적 확장으로 나타내지게 된다. P 버스를 이용할 수 없을때, 시스템 버스도 이용할 수 없다.
P 버스가 유휴 상태내에 있을때 또는 CSS 유닛이 P 버스의 사용에 필요치 않는 I/O 커맨드 또는 메모리 기입 커맨드를 생성한다면 P 버스가 유휴 상태(즉, PBIDLE-=0)임을 알게 될 것이다.
기술된 바와 다름없이 본 발명의 양호한 실시예에 대해 많은 변화가 일어날수 있다. 예를들면, 양호한 실시예의 P 버스가 단방향에서 데이타를 전송하도록 사용되는 반면에, 본 발명은 또한 양방향 버스에 사용할 수 있다. 또한, 본 발명은 버스 또는 시스템 구성의 형태에 제한되지 않는다. 규정 및 법령에 따라 본 발명은 최상의 형태로 설명되고 기술되어 있지만 어떤 변형은 몇몇 경우에 있어서 첨부된 청구항으로 설명되는 본 발명의 기술적 사상을 일탈함이 없이 행해질 수 있고 본 발명의 어떤 특성은 상응하는 다른 특성을 사용하지 않는 장점으로 이용될 수 있다.

Claims (5)

  1. 데이타 처리 유닛과 제2버스에 결합되는 메모리 유닛 사이에 정보의 전송을 제공하는 제2버스(19)와, 상기 데이타 처리 유닛의 각각이 제1 및 제2버스에 결합되는 인터페이스 유닛(100)을 포함하는 데이타 처리 시스템에 사용하기 위해 최소한 하나의 데이타 처리 유닛(14-i) 및 하나의 메모리 유닛(16-i)을 포함하며 제1공통 시스템 버스(11)를 통해 정보를 전송하도록 결합된 복수의 유닛을 구비하며, 상기 데이타 처리 유닛의 하나가 상기 하나의 데이타 처리 유닛과 하나의 메모리 유닛 사이에 전송되는 정보가 요구될때 상기 하나의 데이타 처리 유닛은 상기 조건을 충족시키기 위한 요구를 나타내는 제1제어 신호를 생성시키는 인터페이스 유닛에 있어서, 상기 제2버스상에서 그 활동을 검사하기 위해 상기 하나의 데이타 처리 유닛에 결합되고, 상기 제1제어 신호의 수신에 따라 제2제어 신호(PBIDLE-)를 발생시키며, 상기 제2버스가 유휴상태에 있는지를 검출하는 제1논리 회로(100-224)와 ; 상기 제1버스에 결합되고, 상기 제1버스가 유휴상태에 있을때 제3제어 신호(SYSBIDLE-)를 발생시키는 제2논리 회로(100-369, 370, 372, 380)와 ; 상기 제1 및 제2논리 회로에 결합되고, 상기 제2 및 제3제어 신호의 발생에 응답하여 제4제어 신호(BBIDLE+)를 발생시켜, 상기 제4제어 신호는 상기 하나의 데이타 처리 유닛이 상기 요구를 생성시키며 상기 버스들 모두가 유휴상태에 있음을 표시하는 제3논리 회로(100-303)와 ; 상기 제3논리 회로에 결합되고, 상기 제4제어 신호의 발생에 응답하여 상기 시스템 버스가 상기 요구를 상기 하나의 메모리 유닛에 전송하도록 출력신호를 발생시키는 회로수단(100-306, 308)을 구비하는 것을 특징으로 하는 인터페이스 유닛.
  2. 제1항에 있어서, 상기 사전 설정된 형태의 메모리 요구가 P 버스 고속 데이타 전송 작동을 특정화 하고, 상기 사전 설정된 형태의 메모리 요구 각각에 응답하는 상기 메모리 서브 시스템 유닛중 지정된 하나의 유닛이 다른 요구를 처리함에 있어서 상기 시스템 버스를 사용할 수 있는 상기 요구 처리의 초기 부분을 완성하는 승인 신호를 발생하는 것을 특징으로 하는 인터페이스 유닛.
  3. 제2항에 있어서, 상기 메모리 서브 시스템이 상기 메모리 요구 처리를 완성하는 상기 P 버스상의 사전 설정된 다수의 데이타 워드를 전송하는 수단을 추가로 구비하는 것을 특징으로 하는 인터페이스 유닛.
  4. 제1항에 있어서, 각각의 상기 인터페이스 유닛이 P 버스 요구를 발생시키도록 상기 시스템 버스에 결합되는 커맨드 발생회로를 추가로 구비하고, 상기 제어 수단이 상기 커맨드 발생 수단에 접속되는 프로그램 가능 배열 논리(PAL)회로를 구비하며, 상기 P 버스가 상기 메모리 서브 시스템에 의해 발생되고 상기 사전 설정된 형태의 요구에 응답하는 P 버스 비지 신호의 상태에 의해 나타내지는 유휴 상태일 때 상기 합성 유휴 신호를 발생하기 위해 상기 PAL 회로가 상기 P 버스 및 상기 커맨드 발생 회로에 접속되는 것을 특징으로 하는 인터페이스 유닛.
  5. 제1항에 있어서, 상기 하나의 처리 유닛과 상기 제2버스를 통한 상기 하나의 메모리 유닛 사이에 전송되는 정보를 처리하는 상기 제2버스에 결합되는 회로(100-222)를 추가로 포함하는 것을 특징으로 하는 인터페이스 유닛.
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