DE69126937T2

DE69126937T2 - Multiprozessor-Doppelbussystem mit minimalen Zugriffskonflikten

Info

Publication number: DE69126937T2
Application number: DE69126937T
Authority: DE
Inventors: George J Barlow; Donald L Smith
Original assignee: Bull HN Information Systems Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1990-10-05
Filing date: 1991-10-01
Publication date: 1998-03-12
Anticipated expiration: 2011-10-02
Also published as: DE69126937D1; KR920008605A; EP0479229A2; EP0479229B1; EP0479229A3; JP2670397B2; JPH04286048A; US5243702A; KR960005395B1

Description

1. Die Patentanmeldung von George J. Barlow und Donald L. Smith mit dem Titel "High Performance Round Robin Distributed Bus Priority Network", eingereicht am 5. Oktober 1990 mit der Seriennummer 593,407, die demselben Inhaber gehört wie die vorliegende Patentanmeldung.
2. Die Patentanmeldung von George J. Barlow und Donald L. Smith mit dem Titel "Cancel mechanism for Resilient Resource Management and Control", eingereicht am 5. Oktober 1990 mit der Seriennummer 593,916, die demselben Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,168,564.
3. Die Patentanmeldung von George J. Barlow und Donald L. Smith mit dem Titel "Flexible Distributed Bus Priority Network", eingereicht am 5. Oktober 1990 mit der Seriennummer 593.436, die demselben Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,150,466.
4. Die Patentanmeldung von Ming-Tzer Miu und Thomas F. Joyce mit dem Titel "Production Line Method and Apparatus for High Performance Instruction Execution", eingereicht am 19. Dezember 1988 mit der US-Seriennummer 286,580, die demselben Inhaber gehört wie die vorliegende Patentanmeldung.
5. Die Patentameldung von David E. Cushing, Romeo Kharileh, Jian-Kuo Sheng und Ming-Tzer Miu mit dem Titel "Dual Port Read/Write Register File Memory", eingereicht am 19. Dezember 1988 mit der Seriennummer 286,552, erteilt als US-Patent No. 4,933,909 am 12. Juni 1990, die demselben Inhaber gehört wie die vorliegende Patentanmeldung.
6. Die Patentameldung von Jian-Kuo Shen, Richard P. Kelly, Robert V. Ledoux und Deborah K. Staplin mit dem Titel "Control Store Addressing from Multiple Sources", eingereicht am 19. Dezember 1988 mit der Seriennummer 286,578, die demselben Inhaber gehört wie die vorliegende Patentanmeldung.
7. Die Patentameldung von Richard P. Kelly, Jian-Kuo Sheng, Robert S. Ledoux und Chester M. Nibby, Jr. mit dem Titel "Control Store Double Pump Operation", eingereicht am 19. Dezember 1988 mit der Seriennummer 286,581, erteilt als US-Patent No. 4,916,601 am 10. April 1990, die demselben Inhaber gehört wie die vorliegende Patentanmeldung.
8. Die Patentanmeldung von Richard P. Kelly und Robert V. Ledoux mit dem Titel "Control Store Address Generator for Developing Unique Instruction Execution Starting Address", eingereicht am 19. Dezember 1988 mit der Seriennummer 286,582, die demselber Inhaber gehört wie die vorliegende Patentanmeldung.
9. Die Patentanmeldung von David E. Cushing, Richard P. Kelly, Robert V. Ledoux und Jian-Kuo Shen mit dem Titel "Mechanism for Automatically Updating Multiple Unit Register File Memories in Successive Cycles for a Pipelined Processing System", eingereicht am 19. Dezember 1988 mit der Seriennummer 286,551, die demselben Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 4,980,819.
10. Die Patentanmeldung von Richard P. Kelly und Robert V. Ledoux mit dem Titel "Automatic Data Steering Mechanism for Alignment of Operands into and out of an Execution Unit", eingereicht am 31. März 1989 mit der Seriennummer 331,991, die demselben Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,179,671.
11. Die Patentanmeldung von Robert V. Ledoux, Richard P. Kelly und Forrest M. Phillips mit dem Titel "Ring Reduction Logic Mechanism", eingereicht am 31. März 1997 mit der Seriennummer 332,258, die demselber Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,117,491.
12. Die Patentanmeldung von Deborah K. Staplin, Jian-Kuo Shen und Ming-Tzer Miu mit dem Titel "Resource Conflict Detection Method and Apparatus Included in a Pipel ines Processing Unit", eingereicht am 30. Juni 1989 mit der Seriennr. 374,882, die demselber Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,073,855.
13. Die Patentanmeldung von Deborah K. Staplin und Jian-Kuo Shen mit dem Titel "Instruction Unit Logic Management Apparatus Included in a Pipelined Processing Unit", eingereicht am 30. Juni 1989 mit der Seriennr. 374,881, die demselber Inhaber gehört die wie vorliegende Patentanmeldung, jetzt US-Patent 5,150,468.
25 14. Die Patentanmeldung von Forrest M. Phillips mit dem Titel "Least Recently Used Replacement Level Generating Apparatus" , eingereicht am 1. September 1989 mit der Seriennr. 402,192, die demselben Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,125,005.
15. Die Patentanmeldung von Thomas F. Joyce, Ming-Tzer Miu und Richard P. Kelly mit dem Titel "Apparatus and Method for Increased Operand Availability in a Data Processing Unit with a Store Through Cache Memory Unit Strategy", eingereicht am 5. Januar 1989 mit der Serienrir. 294,529, die demselben Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,123,097.
16. Die Patentanmeldung von Thomas F. Joyce, Robert C. Miller und Marc Vogt mit dem Titel "Apparatus and Method for Data Group Coherency in a Tightly Coupled Data Processing System", eingereicht am 5. Januar 1989 mit der Seriennr. 294,534, die demselben Inahber gehort wie die vorliegende Patentanmeldung, jetzt US-Patent 5,148,533.
17. Die Patentanmeldung von Forrest M. Phillips, Thomas F. Joyce und Ming-Tzer Miu mit dem Titel "Apparatus and Method for Address Translation of Non-Aligned Doube Word Virtual Addresses", eingereicht am 5. Januar 1989 mit der Seriennr. 294,528, die demselber Inhaber gehört wie die vorliegende Patentanmeldung, jetzt US-Patent 5,051,894.

HINTERGRUND DER ERFINDUNG

Anwendungsgebiet

Diese Erfindung bezieht sich auf eine Lösung für den Zugang zu einem Systembus, welcher Zugang zu einer Prioritatsbasis gewährt. Insbesondere betrifft die Erfindung das Erreichen eines Zugangs zu einem Systembus durch eine Anzahl von Prozessoreinheiten, die gemeinsam mit einem Privatbus verbunden sind.

Stand der Technik

Einige Systeme führenen vereinfachte Buskommunikationen auf einem einzelnen Kommunikationsbus durch Verwendung einer Belegt-Status-Leitung, die von jeder Einrichtung überwacht wird, welche in dem System verbunden ist. Wenn in einem solchen System eine Einrichtung eine Nachricht senden soll, dann bewirkt sie anfänglich eine Belegung der Belegt-Status-Leitung durch Setzen einer Belegt-Kennung, die auf die Leitung gegeben wird. Die Einrichtung kontrolliert ebenfalls die Belegt-Status-Leitung, um festzustellen, ob eine Belegt-Kennung schon gesetzt wurde. Wenn der Bus belegt ist, kann die Einrichtung nicht übertragen, bis der Bus frei ist und die anfordernde Einrichtung setzt die Belegt-Kennung zurück für ein Wiederholversuchs- Intervall. Diese Anordnung ist in US-Patent Nr. 4,281,380 offenbart.
Die obige Anordnung vermindert zwar den Konflikt, doch beruht sie auf der Verwendung eines einzigen Kommunikationsbusses. Weiterhin ist die Anordnung primär auf die Verhinderung von gleichzeitigen Übertragungen von Nachrichten, die zur Interferenz führt, ausgerichtet.
Wenn mehr als ein Bus einbezogen ist, dann war der Lösungsansatz im allgemeinen, sich mit den verschiedenen Bussen in sequentieller Weise auseinanderzusetzen. In einigen Systemen wurde der Umfang der Konfliktdauer vermindert. Beispielsweise offenbart US-Patent Nr. 4,901,226, welches demselben Inhaber gehört, eine Anordnung, um Prozessoreinheiten, welche gemeinsam mit einem lokalen Bus verbunden sind, Zugang zu einem Systembus durch eine Busschnittstelleneinheit zu ermöglichen. Die Anordnung minimiert zwar die Zeit, die zur Lösung der lokalen Bus-Priorität und der Systembus-Prioritat erforderlich ist, doch fordert sie noch von den Einheiten, welche mit den zwei Bussen verbunden sind, sich um den Buszugang zu streiten.
In solchen Bussystemen kann es möglich sein, gesonderte Busschnittstellen vorzusehen. Jedoch erfordert dies eine beträchtliche Menge an zusätzlichen Logikschaltkreisen. Ebenso erfordert es nach wie vor von den Einheiten, daß sie sich um den Zugang zu mindestens einem Bus, wie beispielsweise dem Systembus, streiten.
Eine weitere Option ist es, vollständig gesonderte Busse vorzusehen. Dies ist eine extrem kostspielige Lösung, da sie im wesentlichen die Menge der Schaltkreise und Schnittstellenverbindungen verdoppelt. Weiterhin wird von den Speichereinheiten, welche mit beiden Bussen verbunden sein müssen, gefordert, daß sie die Anforderungen sortieren, die von beiden Bussen kommen, und die Reihenfolge festlegen, in welcher die Anforderungen verarbeitet werden sollen. Dies kann zur Ausgabe von Wartezustanden an die Prozessoreinheiten führen, wenn der Speicher nicht in der Lage ist, die Prozessoreinheitsanforderungen zu verarbeiten.
Entsprechend ist es eine primäre Aufgabe der vorliegenden Erfindung, ein verbessertes Verfahren und eine Vorrichtung zur Verarbeitung von Anforderungen, die von Prozessoreinheiten gestellt werden, welche mit mehr als einem Bus verbunden sind, bereitzustellen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Anordnung zur Verarbeitung von Anforderungen von einer Anzahl von Prozessoreinheiten in einer Weise bereitzustellen, welche den Konflikt zwischen solchen Einheiten beseitigt.
Diese Aufgaben werden durch das Multiprozessorsystem gemäß Anspruch 1 gelöst.

ZUSAMMENFASSUNG DER ERFINDUNG

Die obige und andere Aufgaben der vorliegenden Erfindung werden in einer bevorzugten Ausführungsform eines Multiprozessorsystems gelöst, welches so aufgebaut ist, daß es die Prinzipien der vorliegenden Erfindung enthält. Das Multiprozessorsystem umfaßt eine Anzahl von zentralen Subsystemeinheiten (central subsystem, CSS), eine Anzahl von Speichermodulen und eine Anzahl von Eingabe/Ausgabeeinheiten. Alle diese Einheiten sind gemeinsam mit einem Systembus verbunden, welcher Übertragungen von Anforderungen zwischen einem Paar von Modulen bzw. Einheiten auf einer Prioritätsbasis ermöglicht, die durch ein verteiltes Bus-Prioritäts-Netzwerk definiert wird, das als Teil des Systembusses enthalten ist. Zusätzlich sind alle CSS-Einheiten und Speichermodule bzw. Speichersubsystemeinheiten gemeinsam mit einem privaten (P) Bus verbunden, der für Hochgeschwindigkeits-Datenübertragungen verwendet wird.
Gemäß der vorliegenden Erfindung umfaßt jede CSS-Schnittstelleneinheit Eingabeschaltungen, welche mit dem Bus-Prioritäts-Netzwerk gekoppelt sind, zum Detektieren, wenn der Systembus in einem Leerlaufzustand oder Leerlaufbedingung ist. Ebenso umfaßt jede CSS-Einheit logische Schaltungen, welche mit dem P-Bus gekoppelt sind, zum Detektieren, wenn der P-Bus in einem belegten bzw. aktiven Zustand ist. Die logischen Schaltungen erzeugen in Antwort auf eine Hochgeschwindigkeits-Übertragungsanforderung von ihrer CSS-Einheit, die Zugang zu dem P-Bus anfordert, eine Anforderung an den Systembus, nur dann, wenn beide Busse in einem Leerlaufzustand sind, wodurch Streit für jeden Bus vermieden wird.
In der bevorzugten Ausführungsform, wenn die Anforderung für die Hochgeschwindigkeits-Übertragung empfangen und durch das Speichermodul quittiert ist, ist der Systembusanteil vollständig. Danach werden die angeforderten Daten über den P-Bus an die anfordernde CSS-Einheit übertragen, welche den P-Busanteil des Betriebszykluses vervollständigt.
Die obige Anordnung ergibt einen Systembuszugang ohne Prozessorwartezustände für gleichzeitige Hochgeschwindigkeits-Übertragungsanforderungen mit sich zu bringen. Ebenso vermindert die Anordnung die Wahrscheinlichkeit einer Systembussaturierung. Weiterhin erfordert die Anordnung eine minimale Anzahl an Änderungen, die an Systembusschnittstellenschaltungen durchgeführt werden müssen.
Die neuen Merkmale, welche als kennzeichnend für die Erfindung, sowohl hinsichtlich ihrer Organisation wie auch ihres Betriebsverfahrens, angesehen werden, zusammen mit weiteren Aufgaben und Vorteilen werden besser verstanden werden anhand der Beschreibung im folgenden Abschnitt in Verbindung mit den begleitenden Zeichnungen, die in diesem Abschnitt beschrieben werden. Es ist jedoch ausdrücklich zu beachten, daß jede der Zeichnungen nur zum Zwecke der Erläuterung gegeben ist und nicht als eine Definition des Rahmens der vorliegenden Erfindung beabsichtigt ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm eines Multiprozessorsystems, welches die Prinzipien der vorliegenden Erfindung verwirklicht.
Fig. 2 ist ein Blockdiagramm der zentralen Subsystemeinheit (CSS) von Fig. 1.
Fig. 3 ist ein Blockdiagramm der Busschnittstelleneinheit (bus interface unit, BIU) von Fig. 1.
Fig. 4 zeigt in weiteren Einzelheiten die Busanforderungs-Logikschaltung von Fig. 3.
Fig. 5 ist ein Zeitdiagramm, das zur Beschreibung des Betriebs der vorliegenden Erfindung verwendet wird.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Gesamtsystem

Fig. 1 zeigt in Blockdiagrammform ein Multiprozessorsystem 10, welches das Verfahren und die Vorrichtung gemäß der vorliegenden Erfindung verwirklicht. Wie gezeigt, umfaßt System 10 eine Systemmanagementeinrichtung (system management facility, SMF) 12, eine Anzahl von identischen zentralen Subsystemeinheiten (CSS) 14-1 bis 14-4, und eine Anzahl von verschiedenen Subsystemen 16 bis 18, welche eng miteinander durch einen Systembus 11 gekoppelt sind. Die gezeigten verschiedenen Subsysteme umfassen eine Anzahl von Speichersubsystemen 16-1 bis 16-4 und eine Anzahl von Eingabe/Ausgabe-Subsystemen 18-1 bis 18-3. Zusätzlich sind die CSS-Einheiten 14-1 bis 14-4 und die Speichermodule 16-1 bis 16-4 gemeinsam mit einem asynchronen unidirektionalen Prozessorbus (P) 19 verbunden. Jedes Subsystem/Modul umfaßt eine Schnittstelleneinheit (BIU), welche dem Subsystem erlaubt, Anforderungen in Form von Befehlen, Interrupts, Daten oder Antwort/Status zu einem anderen Subsystem auf dem Systembus 11 in einer asynchronen Weise zu übertragen oder zu empfangen.
Am linken Ende des Busses 11 definiert ein nicht gezeigtes Abschlußnetzwerk das Hochprioritätsende von Bus 11. Die SMF-Einheit 12, welche rechts vom Abschlußnetzwerk angeordnet ist, hat die höchste Priorität. Die Bus-Priorität nimmt in Abhängigkeit vom Abstand jedes Subsystems vom Abschluß netzwerk ab. Die verschiedenen Subsysteme kommunizieren Anforderungen über den Systembus 11 auf einer Prioritatsbasis, die durch ein verteiltes Prioritatsnetzwerk, das in dem Systembus 11 enthalten ist, definiert wird. Für ausführlichere Informationen bezüglich dieser Anordnung wird Bezug genommen auf US-Patent Nr. 4,724,519.

CSS-Einheit

Fig. 2 zeigt in Blockdiagrammform die zentrale Subsystemeinheit (CSS) 14, welche die Form des Produktionsdaten-Verarbeitungssystems der zugehörigen Patentanmeldung von Ming-Tzer Miu und Thomas F. Joyce annimmt. Wie gezeigt, umfaßt die CSS-Einheit 14 eine zentrale Verarbeitungseinheit (CPU) 20, eine virtuelle Speichereinheit (VMU) 40 und eine Cache-Einheit 60. Die Cache-Einheit 60 ist mit dem Systembus 11 durch eine Busschnittstelleneinheit (BIU) gekoppelt. Die BIU 100 hat vier Schnittstellen. Sie dient als eine Schnittstelle für die CPU 20, VMU und Cache-Einheitsstufen, den Systembus 11 und den Prozessorbus (P) 19.
Wie gezeigt, umfassen die Hauptelemente der CPU 20 eine Befehlseinheitsstufe (1-Einheit) 20-2, eine Adreßeinheitsstufe (A-Einheit) 20-4 und eine Ausführungseinheitsstufe (E-Einheit) 20-6. In der bevorzugten Ausführung umfaßt die Ausführungseinheitsstufe 20-6 eine Wissenschaftsstufe (S-Einheit) und eine Kommerziellbefehls-Verarbeitungseinheit (C-Einheit). Die Cache-Einheitsstufe 60 umfaßt ein Befehlscache (I-Cache) 60-2 zum Speichern von Befehlen, welche ausgeführt werden müssen, und eine Ausführungscacheeinheit (E- Cache) 60-4 zum Speichern von Operanden oder Daten, welche bearbeitet werden sollen entsprechend den auszuführenden Befehlen.
Die I-Einheit 20-2 führt zwei Hauptfunktionen aus. Sie holt vorher Befehle von der I-Cache-Einheit 60-2 und zerlegt oder dekodiert diese Befehle, um zu bestimmen, wie die anderen Einheiten, nämlich die A-Einheit 20-4 und die E-Einheit 20-6 diese Befehle weiterverarbeiten. Zusätzlich führt die I- Einheit 20-2 weitere Zweigbefehle aus, welche dann von der Produktions leitung entfernt werden.
Die A-Einheit 20-4 erzeugt Adressen aufgrund von Befehlen, die sie von der I-Einheit 20-2 empfängt. Zusätzlich führt sie bestimmte Typen von Befehlen aus, wie beispielsweise Register-zu-Register-Typ-Befehle, wodurch sie von der Produktionslinie entfernt werden. Wenn der Befehl durch die E- Einheit 20-6 ausgeführt wird, sendet die A-Einheit 20-4 eine virtuelle Adresse an die VMU 40, welche sie in eine physikalische Adresse übersetzt, um die spezifizierten Operanden aus der E-Cache-Einheit 60-4 zu holen. Die geholten Operanden aus der E-Cache-Einheit 60-4 werden dann an die E-Einheit 20-6 übertragen zur Vervollständigung der Ausführung der Befehle, welche ursprünglich durch die I-Einheit 20-2 aus der I-Cache- Einheit 60-2 empfangen werden. Die A-Einheit 20-4 bestätigt ebenfalls die Ausführung eines Zweigbefehls und sendet die Zweigadresse zurück an die I-Einheit 20-2, welche schon die nächste Instruktion aus der I-Cache-Einheit 60-2 angefordert hat, spezifiziert durch die zuvor geholte Zweigadresse der I-Einheit 20-2.
Wie aus Fig. 2 zu sehen ist, umfassen sowohl die A-Einheit 20-4 wie auch die E-Einheit 20-6 Registerdateien, welche die Inhalte der Register speichern, die programmiererzugänglich sind. Ebenso wird sowohl die I-Cache-Einheit 60-2 wie auch die E-Cache-Einheit 60-4 aktualisiert mit Befehlen und Operanden, welche von dem Hauptspeicher über den Systembus 11 und die BIU 100 geholt werden.
Wie in Fig. 2 gezeigt ist, teilen sich die I-Einheit-Stufe 20-2 ein gemeinsames Firmware-Steuerspeicherelement 20-8. Gleichermaßen teilen sich die E- Einheit- und C-Einheit-Ausführungseinheiten 20-6 ein anderes gemeinsames Firmware-Steuerspeicherelement 20-10.
Die I-Einheit 20-2, A-Einheit 20-4 und E-Einheit 20-6 Pipelinestufen besetzen zusammen mit ihren Steuerelementen 20-8 und 20-10 eine Mutterschaltplatte. Die VMU-Stufe 40 und die Cache-Einheit-Stufe 60 besetzen eine Tochterplatte, welches in die CPU-Mutterplatte eingesteckt ist. Der Systembus und die P-Bus-Schnittstellenschaltungen der BIU 100 besetzen eine andere Mutterplatte. Auf diese Weise erfordert die gesamte CSS-Einheit zwei Sockelkartenpositionen innerhalb des Systems.

Busschnittstelleneinheit-Schaltungen 100

Fig. 3 zeigt in Blockdiagrammform die Schaltungen der BIU 100 in mehr Einzelheiten. Die BIU 100 umfaßt eine Anzahl von Registern. Diese umfassen Systembus- und P-Bus-Datenregister 100-220 und 100-222, welche mit dem Systembus 11 bzw. P-Bus 19 verbunden sind.
Ebenso umfaßt, wie gezeigt, die BIU 100 Steuerschaltungen 100-226. Diese Schaltungen liefern die erforderlichen Steuersignale zum Auswählen oder Freigeben der verschiedenen Register, wie es von den Verarbeitungsanforderungen gefordert wird, die von der Cache-Einheit 60 von Fig. 2 empfangen werden.
Gemäß der vorliegenden Erfindung sind die Steuerschaltungen in Form einer programmierbaren Matrixlogik (programmable array logic, PAL) 100-224 verbunden, um die Befehle zu überwachen, die von der Cache-Einheit 60 empfangen werden, zusätzlich zu dem Zustand des P-Busses 19. Sie erzeugt ein Signal PBIDLE-, wenn sie einen P-Bus-Lesebefehl dekodiert und ein Signal von dem P-Bus 19 anzeigt, daß der P-Bus 19 nicht belegt ist (d.h. Signal PBBUSY-).
Wie gezeigt, umfaßt die BIU 100 weiterhin die Busanforderungs-Logikschaltungen von Block 100-300. Diese Schaltungen sind mit dem Systembus- Prioritätsnetzwerk 11-1 verbunden, welches Teil eines Systembusses 11 ist. Zusätzlich sind die Busanforderungs-Logikschaltungen 100-300 ebenfalls so geschaltet, um das P-Bus-Leerlaufsignal PBIDLE- von der PAL-Einrichtung 100-224 zu empfangen. Die Busanforderungs-Logikschaltungen 100-300 werden verwendet, um die Privatbusanforderungen zusätzlich zu den Systembusanforderungen, wie oben erklärt, zu behandeln.

Busanforderungs-Logikschaltungen - Figur 4

Fig. 4 zeigt ausführlich die Busanforderungs-Logikschaltungen von Block 100-300. Der Block 100-300 umfaßt einen Benutzer-ASK-Flip-Flop 100-302, welcher auf einen binären EINS-Zustand in Antwort auf ein Benutzeranforderungssignal gesetzt ist. Er wird zurückgesetzt auf eine binäre NULL, wenn das Signal im MYASKR- erzwungen wird auf eine binäre NULL beim Gewähren eines Systembuszykluses (MYDCNN+10=1) oder in Antwort auf ein Buslöschungssignal (BSMCLR+10=1). Diese Signale werden über ein NOR-Gatter 100-304 angelegt.
Wenn der Benutzer-Flip-Flop 100-302 eine binäre EINS ist und beide Busleerlaufsignale BBIDLE+ auf eine binäre EINS erzwungen sind, dann erzwingt ein NAND-Gatter 100-306 das Signal MYREQS- auf eine binäre EINS, wodurch ein Mein-Anforderungs-Flip-Flop 100-308 auf eine binäre EINS geschaltet wird. Dies führt dazu, daß ein Bus-Nieder-Prioritätsbussignal BSREQL- in einen aktiven oder niederpegeligen Spannungszustand über ein NAND-Gatter 100-376 gedrückt wird.
Gemäß der vorliegenden Erfindung werden beide Busleerlaufsignale BBID- LE+ durch ein NAND-Gatter 100-303 nur erzeugt, wenn das P-Bus-Leerlaufsignal PBIDLE- und das Systembus-Leerlaufsignal SYSBIDLE, welches aus einer Kombination von Bussignalen BSREQL+, BSREQH+ und PRIBSY+40 besteht, niederpegelig sind, was anzeigt, daß beide Busse im Leerlauf sind.
Das Signal MYREQT+ veranlaßt die NOR/AND-Schaltungen von Block 100-310, das Bus-Mein-OK-Signal BSMYOK+ auf eine binäre NULL zu drücken, wenn ein Prinet-Belegsignal PRIBSY+20 anzeigt, daß das Prioritatsnetzwerk belegt ist (Signal PRIBSY+20=1) und das ältestes Bus-OK- Signal von einer höheren Prioritätseinheit eine binäre EINS ist. Die Signale BSIUOK+ und PRIBSY+20 werden kombiniert in einer NAND-Schaltung 100-320, welche das Signal PRIUOK-00 auf eine binäre NULL drückt.
Das Signal BSMYOK+00 wird angelegt über eine Diode und eine Induktor Filter/Neigungs-Steuerschaltung, die in einer Treiberschaltung 100-330 enthalten ist. Das Signal BSMYOK+10 erlaubt es den unteren physikalischen Prioritätseinheiten, Zugang zu dem Systembus 11 zu erhalten. Das bedeutet, daß das Signal BSMYOK+10 auf die Leitung BSMYOK+ Skewed-Niederprioritäts-Netzwerkleitungen gegeben, um der nächsten Niederprioritatseinheit (CSS) und den nachfolgenden Niederprioritätseinheiten anzuzeigen, daß es keine Höherprioritätseinheit gibt, welche die Benutzung des nächsten Buszykluses anfordert, wodurch allen diesen Niederprioritätseinheiten ermöglicht wird, den nächsten Buszyklus zu verwenden. Das heißt, das Signal BSMYOK+ ist eines der Prioritätssignale, welche als ein Eingang auf das Zulas sungs-Flip-Flop von jeder Niederprioritätseinheit gegeben werden.
Wie gezeigt, wird das Mein-Anforderungssignal MYREQT+ angelegt als eine der Eingaben an ein Eingabe-NAND-Gatter 100-340 eines Zulassungs- Flip-Flop, der aus einem Paar von Flip-Flops 100-342 und 100-344 aufgebaut ist. Dieses Gatter empfängt neun Prinet-Signale BSAUOK+ bis BSIUOK+, welche mit dem Signal MYREQT+ kombiniert werden. Die Negationsausgangssignale MYDCNN-01 und MYDCNN-00 werden angelegt an invertierende Eingänge eines AND-Gatters 100-346, welches das Mein-Datenzyklus-Jetzt-Signal MYDCNN+10 erzeugen. Die Negationsausgänge der Flip Flops 100-342 und 100-344 werden verwendet, um Spitzen oder Störsignale zu vermeiden. Ebenso werden die Takt- (c) und Daten- (d) Eingänge von beiden Flip-Flops an eine Logik-1-Spannung gebunden, um Spitzen oder Störsignale zu verringern. Beide Flip-Flops werden zurückgesetzt auf binäre NULLEN, wenn das Rücksetzsignal MYDCNR- auf eine binäre NULL gedrückt wird. Das Signal MYDCNR- verhindert das Setzen der Flip-Flops, wenn es eine binäre NULL ist. Das Signal MYDCNR- wird auf eine binäre NULL gedrückt über ein NOR-Gatter 100-348, wenn das Busmaster-Löschungssignal BSMCLR+ oder das Buswartesignal BSWAIT+ oder das Busquittierungssignal BSACKR oder das negative Quittierungssignal BSNAKR+ auf eine binäre EINS gedrückt wird.
Während jedes Systembuszykluses gibt es drei identifizierbare Intervalle. Das erste Intervall ist die Zeitperiode, die erforderlich ist, um die Einheit mit höchster Priorität zu identifizieren, die dem Buszyklus gewährt werden soll. Dieses Intervall entspricht dem Prioritätsnetzwerk-Lösungszyklus, welcher bei der negativ werdenden Flanke des Busanforderungssignales BSREQT-20 beginnt. Das Signal BSREQT-20 wird erzeugt, wenn entweder das Bushochprioritäts-Anforderungssignal BSREQH- oder das Niederprioritäts-Anforderungssignal BSREQL- über ein NOR-Gatter 100-360 angelegt wird und der Eingang zu dem AND-Gatter 100-362 heruntergedrückt wird.
Das erste Intervall endet gemäß dem Betrag der asynchronen Verzögerung, welche in dem System erlaubt ist, um die Priorität festzulegen und um die Auswahl der Hochprioritätseinheit zu treffen, welche die Benutzung des Systembusses 11 anfordert.
Das nächste Intervall ist die Periode, während der die Mastereinheit die Siaveeinheit ruft. Dieses Intervall beginnt an der negativ werdenden Flanke des Busdatenzyklus-Jetzt-Signals BSDCNN-. Der Übergang zeigt an, daß die Verwendung des Systembusses 11 einer Mastereinheit erteilt worden ist. Das Signal PRIBSY+40 verhindert einen neuen Datenzyklus bis auf 40 Nanosekunden in einen Prioritätslösungszyklus. Dies ergibt ein Minimumintervall von ungefähr 50 Nanosekunden zwischen der Anforderung des Systembusses und der Zuteilung des Busses.
Das letzte Intervall ist die Zeitperiode, die für die Antwort der Slave- oder Empfängereinheit vorgesehen ist. Dieses Intervall beginnt an der positiv werdenden Flanke eines Strobesignals BSDCNB+. Das Signal MYDCNN+10, das auf den Systembus 11 gegeben ist, führt zu einem Busdatenzyklus, wobei das Jetzt-Signal BSDCNN- auf eine binäre NULL gedrückt wird, wodurch das Ende des Systembus-Prioritätslösungszykluses angezeigt wird. Dies zwingt das Bussignal BSDCNN+10 auf eine binäre EINS. Nach Verzögerung von 60 Nanosekunden durch einen Verzögerungsschaltkreis 100-366 zwingt ein OR-Gatter 100-364 das Signal BSDCNB+ auf eine binäre EINS, welche die Prioritätsschaltungen für den nächsten Systembuslösungszyklus löscht.

BESCHREIBUNG DES BETRIEBES

Unter Bezugnahme auf die Fig. 1 bis 4 und das Zeitdiagramm von Fig. 5 wird der Betrieb des Systems gemäß der bevorzugten Ausführungsform im folgenden beschrieben. Wenn eine CSS-Einheit eine Leseanforderung stellt, führt dies dazu, daß das P-Bus-Lesesignal auf einen binären EINS-Zustand gesetzt wird, wie aus Fig. 5 ersichtlich ist. In Antwort auf das Signal PBREAD und das Signal PBBUSY- von dem P-Bus 19, das anzeigt, daß der P-Bus 19 nicht belegt ist (d.h. aktiv ist oder eine binäre EINS ist), erzwingt die PAL-Schaltung 100-224 das niederpegelige Signal PBIDLE-. Das Signal PBIDLE- wird angelegt als ein Eingang auf die Busanforderungs- Logikschaltungen von Block 100-300.
Aus Fig. 4 ist zu erkennen, daß wenn die Systembus-19-Signale BSREQL-, BSREQR- und das Prioritatsnetzwerk-Belegsignal PRIBSY+40 anzeigen, daß der Systembus ii im Leerlauf ist, dann wird das Kollektivsignal SYSBIDLE- auf eine binäre NULL gesetzt. Wenn beide Signale PBIDLE- und SYSBIDLE- niederpegelig sind, dann erzwingt das AND-Gatter 100-303, daß Beide-Bus-Leerlaufsignal BBIDLE+ auf eine binäre EINS gehen, wie in Fig. 5 gezeigt ist.
Das Beide-Bus-Leerlaufsignal BBIDLE + veranlaßt das Mein-Anforderungs- Flip-Flop, auf einen binären EINS-Zustand zu schalten. Da der Systembus 11 im Leerlauf ist, wird der CSS-Einheit eine Priorität gewährt. Dazu werden die CSS-Gewährungs-Flip-Flops gesetzt. Dies führt zur Erzeugung von einem Mein-Datenzyklus-Jetzt-Signal MYDCNN+10, welches verwendet wird, um den Befehl, der eine Hochgeschwindigkeitsübertragung spezifiziert, auf den Systembus 11 zu geben.
Wie aus Fig. 5 zu sehen ist, wird das Systembussignal BSDBWD+ auf eine binäre NULL gezwungen und die Signale BSDBPL+ und BSMREF+ werden auf binäre EINSEN gedrückt, die eine Speicheranforderung spezifizieren, welche den P-Bus 13 involvieren. In Antwort auf die Speicheranforderung quittiert das Speichermodul, das von der Anforderung spezifiziert wurde, die Anforderung und drückt das P-Bus-Belegsignal auf herunter, wie es gezeigt ist. Dies vervollständigt den Systembusanteil des Zykluses.
Wenn der Speicher die erforderlichen acht Datenworte hat, dann sendet er Reihen von Datenstrobe-Signalen PBSTRB-, wobei jedes Signal die Lieferung von einem 32-Bit-Wort anzeigt. Zusammen mit dem achten Strobe sendet das Speichermodul ein Erledigungssignal PBDONE-. Dies vervollständigt den Betriebszyklus. An der hinteren Flanke des Signales PBDONE- wird das P- Bus-Belegsignal PBBUSY- zurückgesetzt, wie in Fig. 5 gezeigt ist.
Aus dem obigen zeigt sich, wie das Verfahren und die Vorrichtung gemäß der vorliegenden Erfindung den CSS-Einheit-Konflikt für jeden P-Bus 19 oder Systembus 11 beseitigt. Dies wird erreicht durch die Verwendung eines gesonderten Schnittstellen-Pins, welcher auf einen Zustand gezwungen wird, um anzuzeigen, wenn der P-Bus nicht belegt ist. Durch Anlegung dieses Signales als eine Eingabe in die Systembus-Leerlauf-Logikschaltungen wird erreicht, daß der P-Bus als eine logische Erweiterung des Systembusses erscheint. Wenn der P-Bus nicht verfügbar ist, ist das System nicht verfügbar.
Es ist zu beachten, daß der P-Bus im Leerlauf ist (d.h. PBIDLE- = 0), wenn der P-Bus in einem Leerlaufzustand ist oder wenn die CSS-Einheit einen E/A-Befehl ausgibt oder einen Speicherschreibbefehl, der die Verwendung des P-Busses nicht erfordert.
Es sind viele Änderungen an der bevorzugten Ausführungsform der vorliegenden Erfindung möglich, ohne daß von den Lehren abgewichen wird. Beispielsweise wird der P-Bus der bevorzugten Ausführungsform zwar verwendet, um Daten in einer einzigen Richtung zu übertragen, doch kann die vorliegende Erfindung auch mit bidirektionalen Bussen verwendet werden. Ebenso ist die Erfindung nicht auf den Bustyp oder die Systemorganisation begrenzt.
Zwar ist gemäß den Vorschriften und Statuten die beste Ausführungsform der Erfindung erläutert und beschrieben worden, doch können bestimmte Änderungen vorgenommen werden, ohne daß der Rahmen der Erfindung verlassen wird, wie er durch die folgenden Ansprüche festgelegt ist, und in einigen Fällen können bestimmte Merkmale der Erfindung vorteilhaft verwendet werden ohne entsprechende Verwendung der anderen Merkmale.

Claims

1. Multiprozessor-System bestehend aus einer Mehrzahl von zentralen Subsystem- (CSS) Einheiten (14-1/2/4), einer Mehrzahl von Speichermodulen (16-1/4) und E/A-Einheiten (18-1/3), deren jede gemeinsam mit einem Systembus (11) verbunden ist zum Transferieren von Anforderungen zwischen einem Paar von Einheiten/Modulen auf einer Prioritatsbasis, die durch ein verteiltes Bus-Prioritätsnetzwerk, beinhaltet als Teil des Systembusses, definiert wird, und aus einem privaten (P) Bus (19), der die CSS-Einheiten und Speichermodule gemeinsam für Hochgeschwindigkeits-Datentransfers zwischen einem Paar von Einheiten/Modulen auf einer Prioritätsbasis durch Bus-Schnittstelleneinheits-(BIU)-Schaltungen (100), beinhaltet innerhalb jeder der Einheiten, verbindet,

dadurch gekennzeichnet, daß

- jede der BIU-Einheiten (100) eine programmierbare Steuerungsschaltung (100-224) aufweist, welche verbunden ist,

(i) einen vorbestimmten Typ von Anforderung von einer der CSS- Einheiten, die einen P-Bus-(19)-Datentransfer spezifiziert und

(ii) ein P-Bus-Signal, welches angibt, daß der P-Bus in einem Leerlauf-Status ist,

zu empfangen und

bei Empfang der beiden Signale

ein erstes Bus-Leerlaufsignal (PBIDLE) zu erzeugen, welches angibt, daß der P-Bus in einem Leerlauf-Status ist:

- Detektorschaltungen, verbunden mit dem Systembus (ii) in jeder der BIU-Einheiten (100) vorgesehen sind zur Detektierung von einem Satz von Steuerungssignalen (BSREQL-, BSREQH-, PRIBSY+), wenn der Systembus (11) in einem Leerlaufstatus ist, und zum Erzeugen eines zweiten Bus-Leerlaufsignals (SYSBIDLE), welches den Leerlauf-Status angibt;

- eine Logikschaltung (100-303) ein zusammengesetztes Bus-Leerlaufsignal (BBIDLE+) erzeugt durch logisches Kombinieren des ersten (PBIDLE) und des zweiten (SYSBIDLE) Bus-Leerlaufsignals zum Anzeigen, wenn beide Busse (11, 19) in einem Leerlauf-Status sind, wobei der Zugriff auf den Systembus (11) nur bei dem Vorhandensein des zusammengesetzten Bus-Leerlaufsignals angefordert wird, wobei der vorbestimmte Typ von Anforderung zu einem bezeichneten Speichermodul transferiert wird über den Systembus (11), und der Hochgeschwindigkeits-Datentransfer zwischen der CSS-Einheit und dem bezeichneten Speichermodul über den P-Bus (19) durchgeführt wird.

2. System gemaß Anspruch 1, dadurch gekennzeichnet, daß, wenn eine der CSS-Einheiten zu transferierende Daten zwischen der einen CSS-Einheit und einem der Speichermodule anfordert, diese eine CSS-Einheit den vorbestimmten Typ von Anforderungs-Steuerungssignal, welches eine Anforderung darstellt, ausgibt, um die Anforderung zu befriedigen.

3. System gemaß Anspruch 2, dadurch gekennzeichnet, daß das zusammengesetzte Bus-Leerlaufsignal (BBIDLE+) angibt, daß die eine CSS-Einheit eine Speicherleseanforderung ausgegeben hat und daß beide der Busse (11, 19) im Leerlauf sind.

4. System gemäß Anspruch 3, dadurch gekennzeichnet, daß Schaltungsmittel (100-306, 308) mit der Logikschaltung (100-303) gekoppelt sind, wobei die Schaltungsmittel auf das Auftreten des zusammengesetzten Bus-Leerlaufsignals (BBIDLE+) reagieren und angepaßt sind zur Erzeugung eines Ausgangssignals, um den Systembus (11) zu veranlassen, die Leseanforderung an das bezeichnete der Speichermodule zu transferieren.

5. System gemäß Anspruch 4, dadurch gekennzeichnet, daß das bezeichnete Speichermodul in Reaktion auf jede der Leseanforderungen ein Quittierungssignal erzeugt, welches den Abschluß eines ersten Abschnitts der Verarbeitung der Anforderung signalisiert, wobei sie die Verwendung des Systembusses (11) beim Verarbeiten anderer Anforderungen ermöglicht.

6. System gemaß Anspruch 5, dadurch gekennzeichnet, daß das Quittierungssignal das P-Bus-Aktivsignal ist.

7. System gemäß Anspruch 6, dadurch gekennzeichnet, daß die vorbestimmte Zahl von Datenworten auf dem P-Bus (19) transferiert wird, wobei die Verarbeitung der Speicherlese-Anforderung vervollständigt wird.