JPH04286048A - 競合最小化プロセッサおよびシステム・バス・システム - Google Patents
競合最小化プロセッサおよびシステム・バス・システムInfo
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- JPH04286048A JPH04286048A JP3256660A JP25666091A JPH04286048A JP H04286048 A JPH04286048 A JP H04286048A JP 3256660 A JP3256660 A JP 3256660A JP 25666091 A JP25666091 A JP 25666091A JP H04286048 A JPH04286048 A JP H04286048A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】（関連出願および特許）１．本願と同じ譲
受け人に譲渡された 年 月 日出願のＧ．Ｊ．
ＢａｒｌｏｗおよびＤ．Ｌ．Ｓｍｉｔｈの米国特許出願
第 号「高性能のラウンド・ロビン
分散バス優先順位ネットワーク」 ２．本願と同じ譲受け人に譲渡された 年 月
日出願のＧ．Ｊ．ＢａｒｌｏｗおよびＤ．Ｌ．Ｓｍｉｔ
ｈの米国特許出願第 号「柔軟性に
富む資源管理および制御のための取消し機構」 ３．本願と同じ譲受け人に譲渡された 年 月
日出願のＧ．Ｊ．ＢａｒｌｏｗおよびＤ．Ｌ．Ｓｍｉｔ
ｈの米国特許出願第 号「柔軟性に
富む分散バス優先順位ネットワーク」 ４．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日出願のＭｉｎｇ−Ｔｚｅｒ ＭｉｕおよびＴ．
Ｆ．Ｊｏｙｃｅの米国特許出願第０７，２８６，５８０
号「高性能命令実行用生産ライン法および装置」５．本
願と同じ譲受け人に譲渡された１９８８年１２月１９日
に出願され、１９９０年６月１２日に米国特許第４，９
３３，９０９号として発行されたＤ．Ｅ．Ｃｕｓｈｉｎ
ｇ、Ｒ．Ｋｈａｒｉｌｅｈ、Ｊｉａｎ−Ｋｕｏ Ｓｈ
ｅｎおよびＭｉｎｇ−Ｔｚｅｒ Ｍｉｕの米国特許出
願第０７，２８６，５５２号「２重ポート読出し／書込
みレジスタ・ファイル・メモリー」 ６．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日出願のＪｉａｎ−Ｋｕｏ Ｓｈｅｎ、Ｒ．Ｐ．
Ｋｅｌｌｙ、Ｒ．Ｖ．ＬｅｄｏｕｘおよびＤ．Ｋ．Ｓｔ
ａｐｌｉｎの米国特許出願第０７，２８６，５７８号「
多重ソースからの制御ストアのアドレス指定」７．本願
と同じ譲受け人に譲渡された１９８８年１２月１９日に
出願され、１９９０年４月１０日に米国特許第４，９１
６，６０１号として発行されたＲ．Ｐ．Ｋｅｌｌｙ、Ｊ
ｉａｎ−Ｋｕｏ Ｓｈｅｎ、Ｒ．Ｖ．Ｌｅｄｏｕｘお
よびＣ．Ｍ．Ｎｉｂｂｙ，Ｊｒ．の米国特許出願第０７
，２８６，５８１号「制御ストアの２重ポンプ動作」 ８．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日出願のＲ．Ｐ．ＫｅｌｌｙおよびＲ．Ｖ．Ｌｅｄ
ｏｕｘの米国特許出願第０７，２８６，５８２号「一義
的命令実行開始アドレスを生成する制御ストア・アドレ
ス・ジェネレータ」 ９．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日に出願されたＤ．Ｅ．Ｃｕｓｈｉｎｇ、Ｒ．Ｐ．
Ｋｅｌｌｙ、Ｒ．Ｖ．ＬｅｄｏｕｘおよびＪｉａｎ−Ｋ
ｕｏ Ｓｈｅｎの米国特許出願第０７，２８６，５５
１号「パイプライン化処理システムのための連続サイク
ルにおける多重ユニット・レジスタ・ファイル・メモリ
ーを自動的に更新する機構」 １０．本願と同じ譲受け人に譲渡された１９８９年３月
３１日に出願されたＲ．Ｐ．ＫｅｌｌｙおよびＲ．Ｖ．
Ｌｅｄｏｕｘの米国特許出願第０７，３３１，９９１号
「実行ユニットに関して出し入れするオペランドの整列
のための自動的データ処理機構」 １１．本願と同じ譲受け人に譲渡された１９８９年３月
３１日に出願されたＲ．Ｖ．Ｌｅｄｏｕｘ、Ｒ．Ｐ．Ｋ
ｅｌｌｙおよびＦ．Ｍ．Ｐｈｉｌｌｉｐｓの米国特許出
願第０７，３３２，２５８号「リング縮小論理機構」１
２．本願と同じ譲受け人に譲渡された１９８９年６月３
０日出願のＤ．Ｋ．Ｓｔａｐｌｉｎ、Ｊｉａｎ−Ｋｕｏ
ＳｈｅｎおよびＭｉｎｇ−Ｔｚｅｒ Ｍｉｕの米
国特許出願第０７，３７４，８８２号「パイプライン化
処理ユニットに内蔵される資源競合検出法および装置」
１３．本願と同じ譲受け人に譲渡された１９８９年６月
３０日出願のＤ．Ｋ．ＳｔａｐｌｉｎおよびＪｉａｎ−
Ｋｕｏ Ｓｈｅｎの米国特許出願第０７，３７４，８
８１号「パイプライン化処理ユニットに内蔵される命令
ユニット論理管理装置」 １４．本願と同じ譲受け人に譲渡された１９８９年９月
１日出願のＦ．Ｍ．Ｐｈｉｌｌｉｐｓの米国特許出願第
０７，４０２，１９２号「最低使用頻度置替えレベル生
成装置」 １５．本願と同じ譲受け人に譲渡された１９８９年１月
５日出願のＴ．Ｆ．Ｊｏｙｃｅ、Ｍｉｎｇ−Ｔｚｅｒ
ＭｉｕおよびＲ．Ｐ．Ｋｅｌｌｙの米国特許出願第０
７，２９４，５２９号「ストア・スルー・キャッシュ記
憶装置戦略を備えたデータ処理ユニットにおけるオペラ
ンド可用度増強装置および方法」 １６．本願と同じ譲受け人に譲渡された１９８９年１月
５日出願のＴ．Ｆ．Ｊｏｙｃｅ、Ｒ．Ｃ．Ｍｉｌｌｅｒ
およびＭ．Ｖｏｇｔの米国特許出願第０７，２９４，５
３４号「密結合されたデータ処理システムにおけるデー
タ・グループのコヒーレンス性のための装置および方法
」 １７．本願と同じ譲受け人に譲渡された１９８９年１月
５日出願のＦ．Ｍ．Ｐｈｉｌｌｉｐｓ、Ｔ．Ｆ．Ｊｏｙ
ｃｅおよびＭｉｎｇ−Ｔｚｅｒ Ｍｉｕの米国特許出
願第０７，２９４，５２８号「非整列２倍ワード仮想ア
ドレスのアドレス変換装置および方法」
受け人に譲渡された 年 月 日出願のＧ．Ｊ．
ＢａｒｌｏｗおよびＤ．Ｌ．Ｓｍｉｔｈの米国特許出願
第 号「高性能のラウンド・ロビン
分散バス優先順位ネットワーク」 ２．本願と同じ譲受け人に譲渡された 年 月
日出願のＧ．Ｊ．ＢａｒｌｏｗおよびＤ．Ｌ．Ｓｍｉｔ
ｈの米国特許出願第 号「柔軟性に
富む資源管理および制御のための取消し機構」 ３．本願と同じ譲受け人に譲渡された 年 月
日出願のＧ．Ｊ．ＢａｒｌｏｗおよびＤ．Ｌ．Ｓｍｉｔ
ｈの米国特許出願第 号「柔軟性に
富む分散バス優先順位ネットワーク」 ４．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日出願のＭｉｎｇ−Ｔｚｅｒ ＭｉｕおよびＴ．
Ｆ．Ｊｏｙｃｅの米国特許出願第０７，２８６，５８０
号「高性能命令実行用生産ライン法および装置」５．本
願と同じ譲受け人に譲渡された１９８８年１２月１９日
に出願され、１９９０年６月１２日に米国特許第４，９
３３，９０９号として発行されたＤ．Ｅ．Ｃｕｓｈｉｎ
ｇ、Ｒ．Ｋｈａｒｉｌｅｈ、Ｊｉａｎ−Ｋｕｏ Ｓｈ
ｅｎおよびＭｉｎｇ−Ｔｚｅｒ Ｍｉｕの米国特許出
願第０７，２８６，５５２号「２重ポート読出し／書込
みレジスタ・ファイル・メモリー」 ６．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日出願のＪｉａｎ−Ｋｕｏ Ｓｈｅｎ、Ｒ．Ｐ．
Ｋｅｌｌｙ、Ｒ．Ｖ．ＬｅｄｏｕｘおよびＤ．Ｋ．Ｓｔ
ａｐｌｉｎの米国特許出願第０７，２８６，５７８号「
多重ソースからの制御ストアのアドレス指定」７．本願
と同じ譲受け人に譲渡された１９８８年１２月１９日に
出願され、１９９０年４月１０日に米国特許第４，９１
６，６０１号として発行されたＲ．Ｐ．Ｋｅｌｌｙ、Ｊ
ｉａｎ−Ｋｕｏ Ｓｈｅｎ、Ｒ．Ｖ．Ｌｅｄｏｕｘお
よびＣ．Ｍ．Ｎｉｂｂｙ，Ｊｒ．の米国特許出願第０７
，２８６，５８１号「制御ストアの２重ポンプ動作」 ８．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日出願のＲ．Ｐ．ＫｅｌｌｙおよびＲ．Ｖ．Ｌｅｄ
ｏｕｘの米国特許出願第０７，２８６，５８２号「一義
的命令実行開始アドレスを生成する制御ストア・アドレ
ス・ジェネレータ」 ９．本願と同じ譲受け人に譲渡された１９８８年１２月
１９日に出願されたＤ．Ｅ．Ｃｕｓｈｉｎｇ、Ｒ．Ｐ．
Ｋｅｌｌｙ、Ｒ．Ｖ．ＬｅｄｏｕｘおよびＪｉａｎ−Ｋ
ｕｏ Ｓｈｅｎの米国特許出願第０７，２８６，５５
１号「パイプライン化処理システムのための連続サイク
ルにおける多重ユニット・レジスタ・ファイル・メモリ
ーを自動的に更新する機構」 １０．本願と同じ譲受け人に譲渡された１９８９年３月
３１日に出願されたＲ．Ｐ．ＫｅｌｌｙおよびＲ．Ｖ．
Ｌｅｄｏｕｘの米国特許出願第０７，３３１，９９１号
「実行ユニットに関して出し入れするオペランドの整列
のための自動的データ処理機構」 １１．本願と同じ譲受け人に譲渡された１９８９年３月
３１日に出願されたＲ．Ｖ．Ｌｅｄｏｕｘ、Ｒ．Ｐ．Ｋ
ｅｌｌｙおよびＦ．Ｍ．Ｐｈｉｌｌｉｐｓの米国特許出
願第０７，３３２，２５８号「リング縮小論理機構」１
２．本願と同じ譲受け人に譲渡された１９８９年６月３
０日出願のＤ．Ｋ．Ｓｔａｐｌｉｎ、Ｊｉａｎ−Ｋｕｏ
ＳｈｅｎおよびＭｉｎｇ−Ｔｚｅｒ Ｍｉｕの米
国特許出願第０７，３７４，８８２号「パイプライン化
処理ユニットに内蔵される資源競合検出法および装置」
１３．本願と同じ譲受け人に譲渡された１９８９年６月
３０日出願のＤ．Ｋ．ＳｔａｐｌｉｎおよびＪｉａｎ−
Ｋｕｏ Ｓｈｅｎの米国特許出願第０７，３７４，８
８１号「パイプライン化処理ユニットに内蔵される命令
ユニット論理管理装置」 １４．本願と同じ譲受け人に譲渡された１９８９年９月
１日出願のＦ．Ｍ．Ｐｈｉｌｌｉｐｓの米国特許出願第
０７，４０２，１９２号「最低使用頻度置替えレベル生
成装置」 １５．本願と同じ譲受け人に譲渡された１９８９年１月
５日出願のＴ．Ｆ．Ｊｏｙｃｅ、Ｍｉｎｇ−Ｔｚｅｒ
ＭｉｕおよびＲ．Ｐ．Ｋｅｌｌｙの米国特許出願第０
７，２９４，５２９号「ストア・スルー・キャッシュ記
憶装置戦略を備えたデータ処理ユニットにおけるオペラ
ンド可用度増強装置および方法」 １６．本願と同じ譲受け人に譲渡された１９８９年１月
５日出願のＴ．Ｆ．Ｊｏｙｃｅ、Ｒ．Ｃ．Ｍｉｌｌｅｒ
およびＭ．Ｖｏｇｔの米国特許出願第０７，２９４，５
３４号「密結合されたデータ処理システムにおけるデー
タ・グループのコヒーレンス性のための装置および方法
」 １７．本願と同じ譲受け人に譲渡された１９８９年１月
５日出願のＦ．Ｍ．Ｐｈｉｌｌｉｐｓ、Ｔ．Ｆ．Ｊｏｙ
ｃｅおよびＭｉｎｇ−Ｔｚｅｒ Ｍｉｕの米国特許出
願第０７，２９４，５２８号「非整列２倍ワード仮想ア
ドレスのアドレス変換装置および方法」
【０００２】
【産業上の利用分野】本発明は、優先順位に基いてアク
セスを許すシステム・バスに対するアクセス決定に関す
る。特に、本発明は、専用バスと共通に接続する複数の
処理ユニットによるシステム・バスに対するアクセス取
得に関する。
セスを許すシステム・バスに対するアクセス決定に関す
る。特に、本発明は、専用バスと共通に接続する複数の
処理ユニットによるシステム・バスに対するアクセス取
得に関する。
【０００３】
【従来の技術】システムのあるものは、そのシステムに
接続された各デバイスにより監視される使用中状態ライ
ンを用いることにより単一の通信バス上での簡単化され
たバス通信を行う。１つのこのようなシステムにおいて
は、１つのデバイスがメッセージを送ることを欲した時
、このデバイスは、まずビジー・フラッグをこのライン
上に出すことにより、使用中状態ラインにビジー・状態
を表示するように進行する。このデバイスはまた、ビジ
ー・フラッグが既にセットされていたかどうかを確認す
るため、使用中状態ラインを調べる。もしこのバスが使
用中であれば、このデバイスは、バスが自由な状態にな
って要求側のデバイスが再試行期間に対してバス・ビジ
ー・フラッグをリセットするまでは、送信することがで
きない。このような構成は、米国特許第４，２８１，３
８０号に開示されている。
接続された各デバイスにより監視される使用中状態ライ
ンを用いることにより単一の通信バス上での簡単化され
たバス通信を行う。１つのこのようなシステムにおいて
は、１つのデバイスがメッセージを送ることを欲した時
、このデバイスは、まずビジー・フラッグをこのライン
上に出すことにより、使用中状態ラインにビジー・状態
を表示するように進行する。このデバイスはまた、ビジ
ー・フラッグが既にセットされていたかどうかを確認す
るため、使用中状態ラインを調べる。もしこのバスが使
用中であれば、このデバイスは、バスが自由な状態にな
って要求側のデバイスが再試行期間に対してバス・ビジ
ー・フラッグをリセットするまでは、送信することがで
きない。このような構成は、米国特許第４，２８１，３
８０号に開示されている。
【０００４】上記の構成は競合を低減するが、単一の通
信バスの使用に基くものである。更に、主としてこの構
成は、干渉をもたらす結果となるメッセージの同時の送
信を阻止するようになっている。
信バスの使用に基くものである。更に、主としてこの構
成は、干渉をもたらす結果となるメッセージの同時の送
信を阻止するようになっている。
【０００５】
【発明が解決しようとする課題】１つ以上のバスがある
時、試みは一般に逐次的に異なるバスを奪い合うことで
あった。あるシステムにおいては、競合の時間量は低減
した。例えば、本願と同じ譲り受人に譲渡された米国特
許第４，９０１，２２６号は、共通に１つの局部バスと
接続する処理ユニットがバス・インターフェース・ユニ
ットを介してシステム・バスをアクセスすることを可能
にする構成を開示している。この構成は局部バスの優先
順位およびシステム・バスの優先順位を決めるため必要
な時間を最小限に抑えるが、それでも２つのバスに接続
してバスのアクセスを競合するユニットを必要とする。
時、試みは一般に逐次的に異なるバスを奪い合うことで
あった。あるシステムにおいては、競合の時間量は低減
した。例えば、本願と同じ譲り受人に譲渡された米国特
許第４，９０１，２２６号は、共通に１つの局部バスと
接続する処理ユニットがバス・インターフェース・ユニ
ットを介してシステム・バスをアクセスすることを可能
にする構成を開示している。この構成は局部バスの優先
順位およびシステム・バスの優先順位を決めるため必要
な時間を最小限に抑えるが、それでも２つのバスに接続
してバスのアクセスを競合するユニットを必要とする。
【０００６】このようなシステムにおいては、別個のバ
ス・インターフェースを提供することが可能であろう。 しかし、これはかなりの量の別の論理回路を必要とする
。またこれは、システム・バスの如き少なくとも１つの
バスへのアクセスを競合するユニット（複数）を必要と
する。
ス・インターフェースを提供することが可能であろう。 しかし、これはかなりの量の別の論理回路を必要とする
。またこれは、システム・バスの如き少なくとも１つの
バスへのアクセスを競合するユニット（複数）を必要と
する。
【０００７】更に別の選択は、完全に別々のバスを提供
することである。これは、回路およびインターフェース
接続の量を実質的に２倍にするため、非常にコストのか
かる解決法である。その上更に、両方のバスから受取る
要求を分類してこの要求が処理されるべき順序を確立す
るため、両方のバスに接続する記憶装置が必要とされる
。このことは、メモリーが処理装置の要求を処理するこ
とができない時、処理装置に対して待ちを生じることに
なる。
することである。これは、回路およびインターフェース
接続の量を実質的に２倍にするため、非常にコストのか
かる解決法である。その上更に、両方のバスから受取る
要求を分類してこの要求が処理されるべき順序を確立す
るため、両方のバスに接続する記憶装置が必要とされる
。このことは、メモリーが処理装置の要求を処理するこ
とができない時、処理装置に対して待ちを生じることに
なる。
【０００８】従って、本発明の主な目的は、１つ以上の
バスに接続する処理装置により行われる要求を処理する
ための改善された方法および装置を提供することにある
。
バスに接続する処理装置により行われる要求を処理する
ための改善された方法および装置を提供することにある
。
【０００９】本発明の更に別の目的は、複数の処理装置
間の競合を排除するように処理装置からの要求を処理す
るための構成を提供することにある。
間の競合を排除するように処理装置からの要求を処理す
るための構成を提供することにある。
【００１０】
【課題を解決するための手段】本発明の上記および他の
目的は、本発明の原理を盛込むように構成された多重プ
ロセッサ・システムの望ましい実施態様において達成さ
れる。多重プロセッサ・システムは、複数の同一の中央
サブシステム（ＣＳＳ）・ユニットと、多数の記憶サブ
システム・ユニットと、多数の入出力サブシステムとを
含む。これらユニットの全ては、共にシステム・バスと
接続しており、このシステム・バスはシステム・バスの
一部として含まれる分散優先順位ネットワークにより規
定される優先順位に基いて１対のユニット間の要求の転
送を可能にする。更に、前記ＣＳＳユニットおよび記憶
サブシステム・ユニットの全ては、共に高速データ転送
のため使用される専用（Ｐ）バスに接続している。
目的は、本発明の原理を盛込むように構成された多重プ
ロセッサ・システムの望ましい実施態様において達成さ
れる。多重プロセッサ・システムは、複数の同一の中央
サブシステム（ＣＳＳ）・ユニットと、多数の記憶サブ
システム・ユニットと、多数の入出力サブシステムとを
含む。これらユニットの全ては、共にシステム・バスと
接続しており、このシステム・バスはシステム・バスの
一部として含まれる分散優先順位ネットワークにより規
定される優先順位に基いて１対のユニット間の要求の転
送を可能にする。更に、前記ＣＳＳユニットおよび記憶
サブシステム・ユニットの全ては、共に高速データ転送
のため使用される専用（Ｐ）バスに接続している。
【００１１】本発明によれば、各ＣＳＳユニットのイン
ターフェースは、システム・バスが遊休状態にある時を
検出するためのバス優先順位ネットワークに接続する入
力回路を含む。また、各ＣＳＳユニットは、Ｐバスが使
用中の状態にある時を検出するためＰバスと接続する論
理回路を含む。この論理回路は、両方のバスが遊休状態
にある時のみ、Ｐバスへのアクセスを要求するそのＣＳ
Ｓユニットからの高速転送要求に応答して、システム・
バスにおいて要求を生じ、これによりいずれのバスに対
する競合をも排除する。
ターフェースは、システム・バスが遊休状態にある時を
検出するためのバス優先順位ネットワークに接続する入
力回路を含む。また、各ＣＳＳユニットは、Ｐバスが使
用中の状態にある時を検出するためＰバスと接続する論
理回路を含む。この論理回路は、両方のバスが遊休状態
にある時のみ、Ｐバスへのアクセスを要求するそのＣＳ
Ｓユニットからの高速転送要求に応答して、システム・
バスにおいて要求を生じ、これによりいずれのバスに対
する競合をも排除する。
【００１２】望ましい実施態様においては、高速転送の
要求が記憶サブシステムにより受取られて確認される時
、このシステム・バス部は完了する。その後、要求され
たデータがＰバス上を要求側のＣＳＳユニットへ送られ
、動作サイクルのＰバス部を完了する。
要求が記憶サブシステムにより受取られて確認される時
、このシステム・バス部は完了する。その後、要求され
たデータがＰバス上を要求側のＣＳＳユニットへ送られ
、動作サイクルのＰバス部を完了する。
【００１３】上記の構成は、プロセッサに同時の高速転
送要求を待たせることなくシステム・バスのアクセスを
行う。また、この構成は、システム・バス飽和の可能性
を低減する。更に、この構成は、システム・バスのイン
ターフェース回路に対する変更が最小限で済む。
送要求を待たせることなくシステム・バスのアクセスを
行う。また、この構成は、システム・バス飽和の可能性
を低減する。更に、この構成は、システム・バスのイン
ターフェース回路に対する変更が最小限で済む。
【００１４】構成および動作法の両方に関する本発明の
特性と見做される斬新な特徴については、更に他の目的
および利点と共に、本文に記される添付図面に関して以
降の部分の記述を考察すれば、よく理解されであろう。 しかし、各図面は単なる例示のために示されるもので、
本発明の限定と見做すべきでないことは明確に理解すべ
きである。
特性と見做される斬新な特徴については、更に他の目的
および利点と共に、本文に記される添付図面に関して以
降の部分の記述を考察すれば、よく理解されであろう。 しかし、各図面は単なる例示のために示されるもので、
本発明の限定と見做すべきでないことは明確に理解すべ
きである。
【００１５】
【実施例】システムの概要
図１は、本発明の方法および装置を包含する多重プロセ
ッサ・システム１０をブロック図形態で示している。図
示の如く、システム１０は、システム管理機構（ＳＭＦ
）１２と、複数の同じ中央サブシステム（ＣＳＳ）・ユ
ニット１４−１乃至１４−４と、システム・バス１１に
より密結合された多くの異なるサブシステム１６乃至１
８とを含む。例示した異なるサブシステムは、多数の記
憶サブシステム１６−１乃至１６−４および多数の入出
力サブシステム１８−１乃至１８−３を含む。更に、Ｃ
ＳＳユニット１４−１乃至１４−４および記憶サブシス
テム１６−１乃至１６−４は、共に単方向性非同期プロ
セッサ（Ｐ）・バス１９に接続する。各サブシステムは
、サブシステムが指令、割込み、データまたはシステム
・バス１１上の別のサブシステムに対する非同期の応答
／状態の形態の要求を送受することを可能にするインタ
ーフェース・ユニット（ＢＩＵ）を含む。
ッサ・システム１０をブロック図形態で示している。図
示の如く、システム１０は、システム管理機構（ＳＭＦ
）１２と、複数の同じ中央サブシステム（ＣＳＳ）・ユ
ニット１４−１乃至１４−４と、システム・バス１１に
より密結合された多くの異なるサブシステム１６乃至１
８とを含む。例示した異なるサブシステムは、多数の記
憶サブシステム１６−１乃至１６−４および多数の入出
力サブシステム１８−１乃至１８−３を含む。更に、Ｃ
ＳＳユニット１４−１乃至１４−４および記憶サブシス
テム１６−１乃至１６−４は、共に単方向性非同期プロ
セッサ（Ｐ）・バス１９に接続する。各サブシステムは
、サブシステムが指令、割込み、データまたはシステム
・バス１１上の別のサブシステムに対する非同期の応答
／状態の形態の要求を送受することを可能にするインタ
ーフェース・ユニット（ＢＩＵ）を含む。
【００１６】バス１１の左側において、図示しない終端
ネットワークがバス１１の高い優先順位終端を規定する
。前記終端ネットワークの右側に位置されるＳＭＦユニ
ット１２が最も高い優先順位を有する。バスの優先順位
は、終端ネットワークからの各サブシステムの距離の関
数として低下する。異なるサブシステムが、バス１１に
含まれる分散優先順位ネットワークにより規定される優
先順位に基いてバス１１上で要求を通信する。この構成
に関する更に詳細な内容については、米国特許第４，７
２４，５１９号を参照されたい。
ネットワークがバス１１の高い優先順位終端を規定する
。前記終端ネットワークの右側に位置されるＳＭＦユニ
ット１２が最も高い優先順位を有する。バスの優先順位
は、終端ネットワークからの各サブシステムの距離の関
数として低下する。異なるサブシステムが、バス１１に
含まれる分散優先順位ネットワークにより規定される優
先順位に基いてバス１１上で要求を通信する。この構成
に関する更に詳細な内容については、米国特許第４，７
２４，５１９号を参照されたい。
【００１７】ＣＳＳユニット
図２は、Ｍｉｎｇ−Ｔｚｅｒ ＭｉｕおよびＴ．Ｆ．
Ｊｏｙｃｅの関連米国特許出願の生産データ処理システ
ムの形態をとる中央サブシステム（ＣＳＳ）・ユニット
１４をブロック図で示している。図示の如く、ＣＳＳユ
ニット１４は、中央処理装置（ＣＰＵ）２０と、仮想記
憶装置（ＶＭＵ）４０と、キャッシュ装置６０とを含む
。 キャッシュ装置６０は、バス・インターフェース装置（
ＢＩＵ）を介してバス１１と接続している。ＢＩＵ１０
０は、４つのインターフェースを有する。これは、ＣＰ
Ｕ２０、ＶＭＵおよびキャッシュ装置段、システム・バ
ス１１およびプロセッサ（Ｐ）バス１９に対するインタ
ーフェースとして働く。
Ｊｏｙｃｅの関連米国特許出願の生産データ処理システ
ムの形態をとる中央サブシステム（ＣＳＳ）・ユニット
１４をブロック図で示している。図示の如く、ＣＳＳユ
ニット１４は、中央処理装置（ＣＰＵ）２０と、仮想記
憶装置（ＶＭＵ）４０と、キャッシュ装置６０とを含む
。 キャッシュ装置６０は、バス・インターフェース装置（
ＢＩＵ）を介してバス１１と接続している。ＢＩＵ１０
０は、４つのインターフェースを有する。これは、ＣＰ
Ｕ２０、ＶＭＵおよびキャッシュ装置段、システム・バ
ス１１およびプロセッサ（Ｐ）バス１９に対するインタ
ーフェースとして働く。
【００１８】図示の如く、ＣＰＵ２０の主要素は、命令
装置（Ｉユニット）段２０−２、アドレス装置（Ａユニ
ット）段２０−４、および実行装置（Ｅユニット）段２
０−６を含む。望ましい実施態様においては、実行装置
（Ｅユニット）段２０−６は、科学計算装置（Ｓユニッ
ト）および商用計算命令処理装置（Ｃユニット）を含む
。キャッシュ装置段６０は、実行されるべき命令を記憶
するための命令キャッシュ（Ｉキャッシュ）６０−２、
および実行される命令に従って演算されるべきオペラン
ドまたはデータを記憶する実行キャッシュ装置（Ｅキャ
ッシュ）６０−４を含む。
装置（Ｉユニット）段２０−２、アドレス装置（Ａユニ
ット）段２０−４、および実行装置（Ｅユニット）段２
０−６を含む。望ましい実施態様においては、実行装置
（Ｅユニット）段２０−６は、科学計算装置（Ｓユニッ
ト）および商用計算命令処理装置（Ｃユニット）を含む
。キャッシュ装置段６０は、実行されるべき命令を記憶
するための命令キャッシュ（Ｉキャッシュ）６０−２、
および実行される命令に従って演算されるべきオペラン
ドまたはデータを記憶する実行キャッシュ装置（Ｅキャ
ッシュ）６０−４を含む。
【００１９】Ｉユニット２０−２は、２つの主要な機能
を行う。これは、Ｉキャッシュ装置６０−２から命令を
プリフェッチし、これら命令を分解即ちデコードして、
他の装置即ちＡユニット２０−４およびＥユニット２０
−６がどのようにこれら命令を更に処理するかを決定す
る。更に、Ｉユニット２０−２は、生産ラインからはず
される分岐命令を実行する。
を行う。これは、Ｉキャッシュ装置６０−２から命令を
プリフェッチし、これら命令を分解即ちデコードして、
他の装置即ちＡユニット２０−４およびＥユニット２０
−６がどのようにこれら命令を更に処理するかを決定す
る。更に、Ｉユニット２０−２は、生産ラインからはず
される分岐命令を実行する。
【００２０】Ａユニット２０−４は、Ｉユニット２０−
２から受取る命令からアドレスを生成する。更に、これ
は、レジスタ・レジスタ型命令の如きあるタイプの命令
を実行して、それらを生産ラインから取除く。命令がＥ
ユニット２０−６により実行される時、Ｅキャッシュ装
置６０−４から指定されたオペランドを取出すため、Ａ
ユニット２０−４は仮想アドレスを物理アドレスに変換
するＶＭＵ４０へ送る。Ｅキャッシュ装置６０−４から
取出されたオペランドは、Ｉキャッシュ装置６０−２か
らＩユニット２０−２により最初に受取られた命令の実
行を完了するためＥユニット２０−６へ送られる。Ａユ
ニット２０−４はまた、分岐命令の実行を確認して、Ｉ
ユニット２０−２のプリフェッチ分岐アドレスにより指
定されたＩキャッシュ装置６０−２からの次の命令を既
に要求しているＩユニット２０−２へ分岐アドレスを戻
す。
２から受取る命令からアドレスを生成する。更に、これ
は、レジスタ・レジスタ型命令の如きあるタイプの命令
を実行して、それらを生産ラインから取除く。命令がＥ
ユニット２０−６により実行される時、Ｅキャッシュ装
置６０−４から指定されたオペランドを取出すため、Ａ
ユニット２０−４は仮想アドレスを物理アドレスに変換
するＶＭＵ４０へ送る。Ｅキャッシュ装置６０−４から
取出されたオペランドは、Ｉキャッシュ装置６０−２か
らＩユニット２０−２により最初に受取られた命令の実
行を完了するためＥユニット２０−６へ送られる。Ａユ
ニット２０−４はまた、分岐命令の実行を確認して、Ｉ
ユニット２０−２のプリフェッチ分岐アドレスにより指
定されたＩキャッシュ装置６０−２からの次の命令を既
に要求しているＩユニット２０−２へ分岐アドレスを戻
す。
【００２１】図２から判るように、Ａユニット２０−４
およびＥユニット２０−６の双方は、プログラマがアク
セスできるレジスタの内容を記憶するレジスタ・ファイ
ルを含む。また、Ｉキャッシュ装置６０−２およびＥキ
ャッシュ装置６０−４の双方は、システム・バス１１お
よびＢＩＵ１００を介して主メモリーから取出された命
令およびオペランドで更新される。
およびＥユニット２０−６の双方は、プログラマがアク
セスできるレジスタの内容を記憶するレジスタ・ファイ
ルを含む。また、Ｉキャッシュ装置６０−２およびＥキ
ャッシュ装置６０−４の双方は、システム・バス１１お
よびＢＩＵ１００を介して主メモリーから取出された命
令およびオペランドで更新される。
【００２２】図２に示されるように、Ｉユニット２０−
２およびＡユニット２０−４は、共通のファームウエア
制御ストア要素２０−８を共用する。同様に、Ｅ装置お
よびＣ装置実行装置２０−６は、別の共通のファームウ
エア制御ストア要素２０−１０を共用する。
２およびＡユニット２０−４は、共通のファームウエア
制御ストア要素２０−８を共用する。同様に、Ｅ装置お
よびＣ装置実行装置２０−６は、別の共通のファームウ
エア制御ストア要素２０−１０を共用する。
【００２３】Ｉユニット２０−２、Ａユニット２０−４
およびＥユニット２０−６のパイプライン段は、それら
の制御要素２０−８および２０−１０と共に、マザー回
路ボードを占有する。ＶＭＵ段４０およびキャッシュ装
置段６０は、ＣＰＵマザーボードに装着される子供ボー
ドを占有する。ＢＩＵ１００のシステム・バスおよびＰ
バス・インターフェース回路は、別のマザーボードを占
有する。このように、ＣＳＳユニット全体はシステム内
の２つのソケット・カード位置を必要とする。
およびＥユニット２０−６のパイプライン段は、それら
の制御要素２０−８および２０−１０と共に、マザー回
路ボードを占有する。ＶＭＵ段４０およびキャッシュ装
置段６０は、ＣＰＵマザーボードに装着される子供ボー
ドを占有する。ＢＩＵ１００のシステム・バスおよびＰ
バス・インターフェース回路は、別のマザーボードを占
有する。このように、ＣＳＳユニット全体はシステム内
の２つのソケット・カード位置を必要とする。
【００２４】バス・インターフェース装置回路１００図
３は、ＢＩＵ１００の諸回路を更に詳細にブロック図の
形態で示している。ＢＩＵ１００は、多数のレジスタを
含む。これらは、システム・バス１１およびＰバス１９
とそれぞれ接続するシステム・バスおよびＰバスのデー
タ・レジスタ１００−２２０および１００−２２２を含
む。
３は、ＢＩＵ１００の諸回路を更に詳細にブロック図の
形態で示している。ＢＩＵ１００は、多数のレジスタを
含む。これらは、システム・バス１１およびＰバス１９
とそれぞれ接続するシステム・バスおよびＰバスのデー
タ・レジスタ１００−２２０および１００−２２２を含
む。
【００２５】また、図示の如く、ＢＩＵ１００は制御回
路１００−２２６を含む。これらの回路は、図２のキャ
ッシュ装置６０から受取られる要求を処理するため必要
な如き異なるレジスタを選択あるいは可能状態化するた
めに要求される制御信号を提供する。
路１００−２２６を含む。これらの回路は、図２のキャ
ッシュ装置６０から受取られる要求を処理するため必要
な如き異なるレジスタを選択あるいは可能状態化するた
めに要求される制御信号を提供する。
【００２６】本発明によれば、プログラム可能アレイ・
ロジック（ＰＡＬ）デバイス１００−２２４の形態の制
御回路が、Ｐバス１９の状態に加えて、キャッシュ装置
６０から受取った指令を監視するように接続される。こ
れは、Ｐバス読出し指令、およびＰバス１９が使用中で
ないことを示すＰバス１９からの信号（即ち、信号ＰＢ
ＢＵＳＹ−）を復号する時、信号ＰＢＩＤＬＥ−を生成
する。
ロジック（ＰＡＬ）デバイス１００−２２４の形態の制
御回路が、Ｐバス１９の状態に加えて、キャッシュ装置
６０から受取った指令を監視するように接続される。こ
れは、Ｐバス読出し指令、およびＰバス１９が使用中で
ないことを示すＰバス１９からの信号（即ち、信号ＰＢ
ＢＵＳＹ−）を復号する時、信号ＰＢＩＤＬＥ−を生成
する。
【００２７】図示の如く、ＢＩＵ１００は更に、ブロッ
ク１００−３００のバス要求論理回路を含む。これらの
回路は、システム・バス１１の一部をなすシステム・バ
ス優先順位ネットワーク１１−１と接続している。更に
、バス要求論理回路１００−３００はまた、ＰＡＬデバ
イス１００−２２４からＰバス遊休信号ＰＢＩＤＬＥ−
を受取るように接続されている。バス要求論理回路１０
０−３００は、本文に説明するようにシステム・バス要
求に加えて、専用バス要求を処理するため使用される。
ク１００−３００のバス要求論理回路を含む。これらの
回路は、システム・バス１１の一部をなすシステム・バ
ス優先順位ネットワーク１１−１と接続している。更に
、バス要求論理回路１００−３００はまた、ＰＡＬデバ
イス１００−２２４からＰバス遊休信号ＰＢＩＤＬＥ−
を受取るように接続されている。バス要求論理回路１０
０−３００は、本文に説明するようにシステム・バス要
求に加えて、専用バス要求を処理するため使用される。
【００２８】バス要求論理回路−図４
図４は、ブロック１００−３００のバス要求論理回路を
更に詳細に示している。ブロック１００−３００は、ユ
ーザ要求信号に応答して、２進数１の状態にセットされ
るユーザ質疑フリップフロップ１００−３０２を含む。 これは、信号ＭＹＡＳＫＲ−がシステム・バス・サイク
ルを与えると同時に２進数「０」に強制される時（ＭＹ
ＤＣＮＮ＋１０＝１）、またはバス・クリヤ信号（ＢＳ
ＭＣＬＲ＋１０＝１）に応答して、２進数「０」にリセ
ットされる。これらの信号は、ＮＯＲゲート１００−３
０４を介して加えられる。
更に詳細に示している。ブロック１００−３００は、ユ
ーザ要求信号に応答して、２進数１の状態にセットされ
るユーザ質疑フリップフロップ１００−３０２を含む。 これは、信号ＭＹＡＳＫＲ−がシステム・バス・サイク
ルを与えると同時に２進数「０」に強制される時（ＭＹ
ＤＣＮＮ＋１０＝１）、またはバス・クリヤ信号（ＢＳ
ＭＣＬＲ＋１０＝１）に応答して、２進数「０」にリセ
ットされる。これらの信号は、ＮＯＲゲート１００−３
０４を介して加えられる。
【００２９】ユーザ・フリップフロップ１００−３０２
が２進数「１」であり、両方のバス遊休信号ＢＢＩＤＬ
Ｅ＋が２進数「１」に強制される時、ＮＡＮＤゲート１
００−３０６が信号ＭＹＲＥＱＳ−を２進数「１」に強
制して、自己要求フリップフロップ１００−３０８を２
進数「１」へ切換えさせる。その結果、バスの低優先順
位のバス信号ＢＳＲＥＱＬ−がＮＡＮＤゲート１００−
３７６を介してアクティブ状態即ち低電圧状態へ強制さ
れることになる。
が２進数「１」であり、両方のバス遊休信号ＢＢＩＤＬ
Ｅ＋が２進数「１」に強制される時、ＮＡＮＤゲート１
００−３０６が信号ＭＹＲＥＱＳ−を２進数「１」に強
制して、自己要求フリップフロップ１００−３０８を２
進数「１」へ切換えさせる。その結果、バスの低優先順
位のバス信号ＢＳＲＥＱＬ−がＮＡＮＤゲート１００−
３７６を介してアクティブ状態即ち低電圧状態へ強制さ
れることになる。
【００３０】本発明によれば、バス信号ＢＳＲＥＱＬ＋
、ＢＳＲＥＱＨ＋およびＰＲＩＢＳＹ＋４０の組合わせ
からなる、Ｐバス遊休信号ＰＢＩＤＬＥ−およびシステ
ム・バス遊休信号ＳＹＳＢＩＤＬＥがローであり両方の
バスが遊休状態であることを示す時にのみ、両方のバス
遊休信号ＢＢＩＤＬＥ＋がＮＡＮＤゲート１００−３０
３により生成される。
、ＢＳＲＥＱＨ＋およびＰＲＩＢＳＹ＋４０の組合わせ
からなる、Ｐバス遊休信号ＰＢＩＤＬＥ−およびシステ
ム・バス遊休信号ＳＹＳＢＩＤＬＥがローであり両方の
バスが遊休状態であることを示す時にのみ、両方のバス
遊休信号ＢＢＩＤＬＥ＋がＮＡＮＤゲート１００−３０
３により生成される。
【００３１】プリネット使用中信号ＰＲＩＳＢＹ＋２０
が優先順位ネットワークが使用中（信号ＰＲＩＳＢＹ＋
２０＝１）であること、およびより高い優先順位ユニッ
トからの最も古いバスＯＫ信号が２進数「１」であるこ
とを示す時、信号ＭＹＲＥＱＴ＋は、ブロック１００−
３１０のＮＯＲ／ＡＮＤ回路に、バス自己ＯＫ信号ＢＳ
ＭＹＯＫ＋を２進数「０」に強制させる。信号ＢＳＩＵ
ＯＫ＋およびＰＲＩＢＳＹ＋２０は、ＮＡＮＤ回路１０
０−３２０において組合わされ、これが信号ＰＲＩＵＯ
Ｋ−００を２進数「０」に強制する。
が優先順位ネットワークが使用中（信号ＰＲＩＳＢＹ＋
２０＝１）であること、およびより高い優先順位ユニッ
トからの最も古いバスＯＫ信号が２進数「１」であるこ
とを示す時、信号ＭＹＲＥＱＴ＋は、ブロック１００−
３１０のＮＯＲ／ＡＮＤ回路に、バス自己ＯＫ信号ＢＳ
ＭＹＯＫ＋を２進数「０」に強制させる。信号ＢＳＩＵ
ＯＫ＋およびＰＲＩＢＳＹ＋２０は、ＮＡＮＤ回路１０
０−３２０において組合わされ、これが信号ＰＲＩＵＯ
Ｋ−００を２進数「０」に強制する。
【００３２】信号ＢＳＭＹＯＫ＋００は、ドライバ回路
１００−３３０に含まれるダイオードおよびインダクタ
のフィルタ／勾配制御回路を介して与えられる。信号Ｂ
ＳＭＹＯＫ＋１０は、他のより低い物理的優先順位のユ
ニットがシステム・バス１１に対するアクセスを取得す
ることを許す。即ち、信号ＢＳＭＹＯＫ＋１０は、９つ
のより低い優先順位のスキュー・ネットワーク線のライ
ンＢＳＭＹＯＫ＋へ与えられて、次に低い優先順位のユ
ニット（ＣＳＳ）および連続する低い優先順位のユニッ
トに対して次のバス・サイクルの使用を要求しつつある
より高い優先順位のユニットがないことを示し、これに
より全てのかかる低い優先順位のユニットが次のバス・
サイクルを使用することを可能にする。即ち、信号ＢＳ
ＭＹＯＫ＋は、より低い優先順位の各ユニットの許与フ
リップフロップに対する入力として与えられる優先順位
信号の１つである。
１００−３３０に含まれるダイオードおよびインダクタ
のフィルタ／勾配制御回路を介して与えられる。信号Ｂ
ＳＭＹＯＫ＋１０は、他のより低い物理的優先順位のユ
ニットがシステム・バス１１に対するアクセスを取得す
ることを許す。即ち、信号ＢＳＭＹＯＫ＋１０は、９つ
のより低い優先順位のスキュー・ネットワーク線のライ
ンＢＳＭＹＯＫ＋へ与えられて、次に低い優先順位のユ
ニット（ＣＳＳ）および連続する低い優先順位のユニッ
トに対して次のバス・サイクルの使用を要求しつつある
より高い優先順位のユニットがないことを示し、これに
より全てのかかる低い優先順位のユニットが次のバス・
サイクルを使用することを可能にする。即ち、信号ＢＳ
ＭＹＯＫ＋は、より低い優先順位の各ユニットの許与フ
リップフロップに対する入力として与えられる優先順位
信号の１つである。
【００３３】図示の如く、自己要求信号ＭＹＲＥＱＴ＋
は、１対のフリップフロップ１００−３４２および１０
０−３４４から構成された許与フリップフロップの入力
ＮＡＮＤゲート１００−３４０に対して１つの入力とし
て与えられる。このゲートは、信号ＭＹＲＥＱＴ＋と組
合わされた９つのプリネット信号ＢＳＡＵＯＫ＋乃至Ｂ
ＳＩＵＯＫ＋を受取る。否定出力信号ＭＹＤＣＮＮ−０
１およびＭＹＤＣＮＮ−００は、自己データ・サイクル
・ナウ信号ＭＹＤＣＮＮ＋１０を生成するＡＮＤゲート
１００−３４６の反転入力に与えられる。フリップフロ
ップ１００−３４２および１００−３４４の否定出力は
、スパイクや信号グリッチを避けるため使用される。 また、両方のフリップフロップのクロック（ｃ）および
データ（ｄ）入力も論理値１の電圧に固定されて、スパ
イクや信号グリッチを低減する。両フリップフロップは
、リセット信号ＭＹＤＣＮＲ−が２進数「０」に強制さ
れる時、２進数「０」にリセットされる。信号ＭＹＤＣ
ＮＲ−は、２進数「０」である時、フリップフロップが
セットされることを禁止する。信号ＭＹＤＣＮＲ−は、
バス・マスター・クリア信号ＢＳＭＣＬＲ＋、またはバ
ス待機信号ＢＳＷＡＩＴ＋、またはバス肯定応答信号Ｂ
ＳＡＣＫＲまたはバス否定応答信号ＢＳＮＡＫＲ＋が２
進数「１」に強制される時、ＮＯＲゲート１００−３４
８を介して２進数「０」に強制される。
は、１対のフリップフロップ１００−３４２および１０
０−３４４から構成された許与フリップフロップの入力
ＮＡＮＤゲート１００−３４０に対して１つの入力とし
て与えられる。このゲートは、信号ＭＹＲＥＱＴ＋と組
合わされた９つのプリネット信号ＢＳＡＵＯＫ＋乃至Ｂ
ＳＩＵＯＫ＋を受取る。否定出力信号ＭＹＤＣＮＮ−０
１およびＭＹＤＣＮＮ−００は、自己データ・サイクル
・ナウ信号ＭＹＤＣＮＮ＋１０を生成するＡＮＤゲート
１００−３４６の反転入力に与えられる。フリップフロ
ップ１００−３４２および１００−３４４の否定出力は
、スパイクや信号グリッチを避けるため使用される。 また、両方のフリップフロップのクロック（ｃ）および
データ（ｄ）入力も論理値１の電圧に固定されて、スパ
イクや信号グリッチを低減する。両フリップフロップは
、リセット信号ＭＹＤＣＮＲ−が２進数「０」に強制さ
れる時、２進数「０」にリセットされる。信号ＭＹＤＣ
ＮＲ−は、２進数「０」である時、フリップフロップが
セットされることを禁止する。信号ＭＹＤＣＮＲ−は、
バス・マスター・クリア信号ＢＳＭＣＬＲ＋、またはバ
ス待機信号ＢＳＷＡＩＴ＋、またはバス肯定応答信号Ｂ
ＳＡＣＫＲまたはバス否定応答信号ＢＳＮＡＫＲ＋が２
進数「１」に強制される時、ＮＯＲゲート１００−３４
８を介して２進数「０」に強制される。
【００３４】各システム・バス・サイクルの間、３つの
識別可能な間隔がある。第１の間隔は、バス・サイクル
が許与されるべき最も高い優先順位のユニットを決定す
るため必要な期間である。この間隔は、バス要求信号Ｂ
ＳＲＥＱＴ−２０の負になるエッジから開始する優先順
位ネットワーク解決サイクルと対応している。信号ＢＳ
ＲＥＱＴ−２０は、バスの高優先順位要求信号ＢＳＲＥ
ＱＨ−または低優先順位要求信号ＢＳＲＥＱＬ−のいず
れか一方がＮＯＲゲート１００−３６０を介して与えら
れ、ＡＮＤゲート１００−３６２に対する入力がローに
強制される時に生成される。
識別可能な間隔がある。第１の間隔は、バス・サイクル
が許与されるべき最も高い優先順位のユニットを決定す
るため必要な期間である。この間隔は、バス要求信号Ｂ
ＳＲＥＱＴ−２０の負になるエッジから開始する優先順
位ネットワーク解決サイクルと対応している。信号ＢＳ
ＲＥＱＴ−２０は、バスの高優先順位要求信号ＢＳＲＥ
ＱＨ−または低優先順位要求信号ＢＳＲＥＱＬ−のいず
れか一方がＮＯＲゲート１００−３６０を介して与えら
れ、ＡＮＤゲート１００−３６２に対する入力がローに
強制される時に生成される。
【００３５】前記第１の間隔は、優先順位の決着のため
、またシステム・バス１１の使用を要求中の高い優先順
位ユニットの選択のためシステム内に許された非同期の
遅れ量の後に終了する。
、またシステム・バス１１の使用を要求中の高い優先順
位ユニットの選択のためシステム内に許された非同期の
遅れ量の後に終了する。
【００３６】次の間隔は、マスター・ユニットがスレー
ブ・ユニットを呼出す期間である。この間隔は、バス・
データ・サイクル・ナウ信号ＢＳＤＣＮＮ−の負になる
エッジで始まる。遷移状態は、システム・バス１１の使
用がマスター・ユニットに与えられたことを示す。信号
ＰＲＩＢＳＹ＋４０は、４０ナノ秒まで新しいデータ・
サイクルが優先順位解決サイクルに入ることを阻止する
。これは、システム・バスの要求とバスが与えられる間
に約５０ナノ秒の最小限度の間隔を確保する。
ブ・ユニットを呼出す期間である。この間隔は、バス・
データ・サイクル・ナウ信号ＢＳＤＣＮＮ−の負になる
エッジで始まる。遷移状態は、システム・バス１１の使
用がマスター・ユニットに与えられたことを示す。信号
ＰＲＩＢＳＹ＋４０は、４０ナノ秒まで新しいデータ・
サイクルが優先順位解決サイクルに入ることを阻止する
。これは、システム・バスの要求とバスが与えられる間
に約５０ナノ秒の最小限度の間隔を確保する。
【００３７】最後の間隔は、スレーブ即ち受取りユニッ
トの応答に対して割付けられた時間の長さである。この
間隔は、ストローブ信号ＢＳＤＣＮＢ＋の正になるエッ
ジで始まる。システム・バス１１に与えられる信号ＭＹ
ＤＣＮＮ＋１０はバス・データ・サイクルを結果として
生じ、この時信号ＢＳＤＣＮＮ−は２進数「０」に強制
されてシステム・バス優先順位解決サイクルの終りを表
示する。これは、バス信号ＢＳＤＣＮＮ＋１０を２進数
「１」に強制する。遅延回路１００−３６６による６０
ナノ秒の遅れの後、ＯＲゲート１００−３６４が信号Ｂ
ＳＤＣＮＢ＋を２進数「１」に強制し、これが優先順位
回路を次のシステム・バス解決サイクルに対してクリア
する。
トの応答に対して割付けられた時間の長さである。この
間隔は、ストローブ信号ＢＳＤＣＮＢ＋の正になるエッ
ジで始まる。システム・バス１１に与えられる信号ＭＹ
ＤＣＮＮ＋１０はバス・データ・サイクルを結果として
生じ、この時信号ＢＳＤＣＮＮ−は２進数「０」に強制
されてシステム・バス優先順位解決サイクルの終りを表
示する。これは、バス信号ＢＳＤＣＮＮ＋１０を２進数
「１」に強制する。遅延回路１００−３６６による６０
ナノ秒の遅れの後、ＯＲゲート１００−３６４が信号Ｂ
ＳＤＣＮＢ＋を２進数「１」に強制し、これが優先順位
回路を次のシステム・バス解決サイクルに対してクリア
する。
【００３８】動作の説明
図１乃至図４に関して、また図５のタイミング図に関し
て、望ましい実施態様のシステムの動作について次に説
明する。図５から判るように、ＣＳＳユニットが読出し
要求を行う時、これはＰバス読出し信号を２進数「１」
の状態に強制させる。ＰＡＬ回路１００−２２４は、Ｐ
バス１９が使用中でない（即ち、アクティブ状態、即ち
２進数「１」である）ことを示すＰバス１９からの信号
ＰＢＲＥＡＤおよびＰＢＢＵＳＹ−に応答して、信号Ｐ
ＢＩＤＬＥ−をローに強制する。信号ＰＢＩＤＬＥ−は
、ブロック１００−３００のバス要求論理回路に入力と
して与えられる。
て、望ましい実施態様のシステムの動作について次に説
明する。図５から判るように、ＣＳＳユニットが読出し
要求を行う時、これはＰバス読出し信号を２進数「１」
の状態に強制させる。ＰＡＬ回路１００−２２４は、Ｐ
バス１９が使用中でない（即ち、アクティブ状態、即ち
２進数「１」である）ことを示すＰバス１９からの信号
ＰＢＲＥＡＤおよびＰＢＢＵＳＹ−に応答して、信号Ｐ
ＢＩＤＬＥ−をローに強制する。信号ＰＢＩＤＬＥ−は
、ブロック１００−３００のバス要求論理回路に入力と
して与えられる。
【００３９】図４から判るように、Ｐバス１９の信号Ｂ
ＳＲＥＱＬ−、ＢＳＲＥＱＨ−および優先順位ネットワ
ーク使用中信号ＰＲＩＢＳＹ＋がシステム・バス１１が
遊休状態であることを示す時、集合信号ＳＹＳＢＩＤＬ
Ｅ−が２進数「０」に強制される。両信号ＰＢＩＤＬＥ
−およびＳＹＳＢＩＤＬＥ−がローである時、ＡＮＤゲ
ート１００−３０３は図５に示される如く両バス遊休信
号ＢＢＩＤＬＥ＋を２進数「１」に強制する。
ＳＲＥＱＬ−、ＢＳＲＥＱＨ−および優先順位ネットワ
ーク使用中信号ＰＲＩＢＳＹ＋がシステム・バス１１が
遊休状態であることを示す時、集合信号ＳＹＳＢＩＤＬ
Ｅ−が２進数「０」に強制される。両信号ＰＢＩＤＬＥ
−およびＳＹＳＢＩＤＬＥ−がローである時、ＡＮＤゲ
ート１００−３０３は図５に示される如く両バス遊休信
号ＢＢＩＤＬＥ＋を２進数「１」に強制する。
【００４０】両バス遊休信号ＢＢＩＤＬＥ＋は、自己要
求フリップフロップを２進数「１」の状態に切換えさせ
る。システム・バス１１が遊休状態にあるため、ＣＳＳ
ユニットは優先順位を許される。従って、ＣＳＳ許与フ
リップフロップがセットされることになる。この結果、
自己データ・サイクル・ナウ信号ＭＹＤＣＮＮ＋１０が
生成されることになり、これはシステム・バス１１に対
する高速転送を指定する指令を与えるために使用される
。
求フリップフロップを２進数「１」の状態に切換えさせ
る。システム・バス１１が遊休状態にあるため、ＣＳＳ
ユニットは優先順位を許される。従って、ＣＳＳ許与フ
リップフロップがセットされることになる。この結果、
自己データ・サイクル・ナウ信号ＭＹＤＣＮＮ＋１０が
生成されることになり、これはシステム・バス１１に対
する高速転送を指定する指令を与えるために使用される
。
【００４１】図５から判るように、システム・バス信号
ＢＳＤＢＷＤ＋が２進数「０」に強制され、信号ＢＳＤ
ＢＰＬ＋およびＢＳＭＲＥＦ＋が２進数「１」に強制さ
れてＰバス１９を参与させるメモリー要求を指定する。 このメモリー要求に応答して、要求により指定される記
憶サブシステムがこの要求を確認し、Ｐバス使用中信号
を図示の如くローに強制する。これでサイクルのシステ
ム・バス部分を完了する。
ＢＳＤＢＷＤ＋が２進数「０」に強制され、信号ＢＳＤ
ＢＰＬ＋およびＢＳＭＲＥＦ＋が２進数「１」に強制さ
れてＰバス１９を参与させるメモリー要求を指定する。 このメモリー要求に応答して、要求により指定される記
憶サブシステムがこの要求を確認し、Ｐバス使用中信号
を図示の如くローに強制する。これでサイクルのシステ
ム・バス部分を完了する。
【００４２】メモリーが８つのデータ・ワードを要求さ
れると、一連のデータ・ストローブ信号ＰＢＳＴＲＢ−
を送出し、各信号が３２ビット・ワードの引渡しを表示
する。８番目のストローブと共に、記憶サブシステムは
完了信号ＰＢＤＯＮＥ−を送出する。これが、動作サイ
クルを完了する。図５に示されるように、信号ＰＢＤＯ
ＮＥ−の後エッジにおいてＰバス使用中信号ＰＢＢＵＳ
Ｙ−がリセットされる。
れると、一連のデータ・ストローブ信号ＰＢＳＴＲＢ−
を送出し、各信号が３２ビット・ワードの引渡しを表示
する。８番目のストローブと共に、記憶サブシステムは
完了信号ＰＢＤＯＮＥ−を送出する。これが、動作サイ
クルを完了する。図５に示されるように、信号ＰＢＤＯ
ＮＥ−の後エッジにおいてＰバス使用中信号ＰＢＢＵＳ
Ｙ−がリセットされる。
【００４３】以上から、本発明の方法および装置がどの
ようにＰバス１９やシステム・バス１１に対するＣＳＳ
ユニットの競合を排除するかが判る。これは、Ｐバスが
使用中でない時を示す状態に強制される余分なインター
フェース・ピンの使用によって達成される。この信号を
システム・バス遊休論理回路に対して入力として与える
ことにより、Ｐバスはシステム・バスの論理的延長とし
て見える。Ｐバスが使用できない時は、システム・バス
の使用ができない。
ようにＰバス１９やシステム・バス１１に対するＣＳＳ
ユニットの競合を排除するかが判る。これは、Ｐバスが
使用中でない時を示す状態に強制される余分なインター
フェース・ピンの使用によって達成される。この信号を
システム・バス遊休論理回路に対して入力として与える
ことにより、Ｐバスはシステム・バスの論理的延長とし
て見える。Ｐバスが使用できない時は、システム・バス
の使用ができない。
【００４４】Ｐバスが遊休状態にあるか、あるいはＣＳ
ＳユニットがＩ／Ｏ指令あるいはＰバスの使用を要求し
ないメモリー書込み指令を生じつつあるならば、Ｐバス
が遊休状態（即ち、ＰＢＩＤＬＥ−＝０）であることが
理解されよう。
ＳユニットがＩ／Ｏ指令あるいはＰバスの使用を要求し
ないメモリー書込み指令を生じつつあるならば、Ｐバス
が遊休状態（即ち、ＰＢＩＤＬＥ−＝０）であることが
理解されよう。
【００４５】本発明の教示内容から逸脱することなく本
発明の望ましい実施態様に対して多くの変更があり得る
。例えば、望ましい実施態様のＰバスはデータを１つの
方向に転送するため使用されるが、本発明は両方向性バ
スでも用いることができる。また、本発明はバスの形式
あるいはシステム構成に限定されない。
発明の望ましい実施態様に対して多くの変更があり得る
。例えば、望ましい実施態様のＰバスはデータを１つの
方向に転送するため使用されるが、本発明は両方向性バ
スでも用いることができる。また、本発明はバスの形式
あるいはシステム構成に限定されない。
【００４６】法規に従って本発明の最良の形態について
示し記したが、頭書の特許請求の範囲に記載される如き
本発明の趣旨から逸脱することなく変更が可能であり、
ある場合には本発明の他の対応する特徴を用いることな
く幾つかの特徴を有効に用いることもできる。
示し記したが、頭書の特許請求の範囲に記載される如き
本発明の趣旨から逸脱することなく変更が可能であり、
ある場合には本発明の他の対応する特徴を用いることな
く幾つかの特徴を有効に用いることもできる。
【図１】本発明の原理を盛込んだ多重プロセッサ・シス
テムを示すブロック図である。
テムを示すブロック図である。
【図２】図１の中央サブシステム（ＣＳＳ）・ユニット
を示すブロック図である。
を示すブロック図である。
【図３】図１のバス・インターフェース・ユニット（Ｂ
ＩＵ）を示すブロック図である。
ＩＵ）を示すブロック図である。
【図４】図３のバス要求論理回路を更に詳細に示す図で
ある。
ある。
【図５】本発明の動作の説明に用いられるタイミング図
である。
である。
【符号の説明】
１０ 多重プロセッサ・システム
１１ システム・バス
１２ システム管理機構（ＳＭＦ）
１４ 中央サブシステム（ＣＳＳ）・ユニット１６
記憶サブシステム １８ 入出力（Ｉ／Ｏ）サブシステム１９ 単方向
性非同期プロセッサ（Ｐ）・バス２０ 中央処理装置
（ＣＰＵ） ４０ 仮想記憶装置（ＶＭＵ） ６０ キャッシュ装置
記憶サブシステム １８ 入出力（Ｉ／Ｏ）サブシステム１９ 単方向
性非同期プロセッサ（Ｐ）・バス２０ 中央処理装置
（ＣＰＵ） ４０ 仮想記憶装置（ＶＭＵ） ６０ キャッシュ装置
Claims (7)
- 【請求項１】 多数の中央サブシステム（ＣＳＳ）装
置と、多数の記憶サブシステム装置と、対応数のインタ
ーフェース装置を介して共通に１つのシステム・バスと
接続して、該システム・バス上の前記装置の異なるもの
間に優先順位に基いて要求を転送する多数の入出力（Ｉ
／Ｏ）サブシステム装置とを含む多重プロセッサ・シス
テムにおいて、前記多数のＣＳＳ装置および記憶サブシ
ステム装置と共通に接続してその間のデータの高速転送
を行う専用（Ｐ）バスを設け、前記多数のＣＳＳ装置の
各々の前記インターフェース装置は、関連する前記ＣＳ
Ｓ装置から前記Ｐバスに対する要求を受取るように接続
された制御回路手段を含み、該制御回路手段は、前記Ｐ
バスが遊休状態にあること、およびＰバス・データ転送
を指定する予め定めたタイプの要求の受取りと同時に、
第１のバス遊休信号を生じ、前記システム・バスおよび
前記制御回路手段と接続されたバス要求論理回路手段を
含み、該バス要求論理回路手段は、前記システム・バス
と接続されて、該システム・バスが遊休状態にある時を
表示する第２のバス遊休信号を生成する検出回路手段と
、前記制御回路手段および前記検出回路手段と接続され
た論理回路手段とを含み、該論理回路手段は前記第１お
よび第２のバス遊休信号を組合わせて、両方のバスが遊
休状態にある時を表示する複合遊休信号を生じ、前記論
理回路手段と接続され、前記予め定めたタイプのメモリ
ー要求を表わす要求信号を受取る要求回路手段を含み、
該要求回路手段は、システム・バスの使用に対する競合
を排除するように前記複合遊休信号にのみ応答して、前
記記憶サブシステム装置の指定された１つにより受取ら
れるため前記要求を前記システム・バスへ転送すること
を特徴とするシステム。 - 【請求項２】 前記予め定めたタイプのメモリー要求
が、Ｐバスの高速データ転送動作を指定し、前記記憶サ
ブシステム装置の前記指定された１つが、前記各予め定
めたタイプのメモリー要求に応答して、前記要求を処理
する最初の部分を完了する確認信号を生成して他の要求
の処理において前記システム・バスの使用を可能にする
ことを特徴とする請求項１記載のシステム。 - 【請求項３】 前記記憶サブシステムが更に、前記Ｐ
バス上に予め定めた数のデータ・ワードを転送して前記
メモリー要求の処理を完了する手段を含むことを特徴と
する請求項２記載のシステム。 - 【請求項４】 前記各インターフェース装置が更に、
前記システム・バスと接続されてＰバス要求を生じる指
令生成回路を含み、前記制御手段が前記指令生成手段と
接続されたプログラム可能アレイ・ロジック回路（ＰＡ
Ｌ０）を含み、該ＰＡＬ回路は前記Ｐバスおよび前記指
令生成回路と接続されて、前記Ｐバスが前記記憶サブシ
ステムにより生成されるＰバス使用中信号の状態により
示される遊休状態にある時、前記予め定めたタイプの要
求に応答して前記複合遊休信号を生じることを特徴とす
る請求項１記載のシステム。 - 【請求項５】 専用（Ｐ）バスに複数の記憶装置と共
通に接続されてデータ・ブロックを高速度で転送する複
数の中央サブシステムを含むシステムを構成する方法で
あって、前記複数の中央サブシステムおよび前記記憶装
置が複数の入出力装置と１つのシステム・バスに共通に
接続され、１対の装置間で要求を前記装置の各々に含ま
れるバス・インターフェース部分を介して、優先順位に
基いて転送する方法において、 （ａ）前記ＣＳＳ装置の対応するものから前記Ｐバスに
対する要求を受取るように接続され、前記Ｐバスの状態
を表わす少なくとも１つの信号を受取るプログラム可能
制御回路を前記装置のインターフェース部分の各々に含
め、 （ｂ）Ｐバス・データ転送を指定する予め定めたタイプ
の要求、および前記Ｐバスが遊休状態にあることを示す
前記１つの信号の受取りと同時に、前記プログラム可能
制御回路により第１のバス遊休信号を生成し、（ｃ）前
記システム・バスに接続されて前記システム・バスが遊
休状態にある時を示す検出回路により第２のバス遊休信
号を生じ、（ｄ）前記第１および第２の両方のバスが遊
休状態にある時を示すように、前記第１と第２のバス遊
休信号を論理的に組合わせることにより１つの複合バス
遊休信号を生じ、 （ｅ）前記複合バス遊休信号の存在時にのみ前記予め定
めたタイプの要求を指定された記憶サブシステムに対し
て転送するように前記システム・バスに対するアクセス
を要求し、これにより競合の量を最小限に抑えるステッ
プを含むことを特徴とする方法。 - 【請求項６】 前記指定された記憶サブシステムが、
前記予め定めた各タイプのメモリー要求に応答して、前
記要求を処理する最初の部分の完了を通知する確認信号
を生じて前記システム・バスの使用を可能にするステッ
プを更に含むことを特徴とする請求項５記載の方法。 - 【請求項７】 予め定めた数のデータ・ワードを前記
Ｐバス上に転送して前記メモリー要求の処理を完了する
ステップを更に含むことを特徴とする請求項６記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/593,437 US5243702A (en) | 1990-10-05 | 1990-10-05 | Minimum contention processor and system bus system |
| US593437 | 1990-10-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04286048A true JPH04286048A (ja) | 1992-10-12 |
| JP2670397B2 JP2670397B2 (ja) | 1997-10-29 |
Family
ID=24374708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3256660A Expired - Fee Related JP2670397B2 (ja) | 1990-10-05 | 1991-10-03 | 競合最小化プロセッサおよびシステム・バス・システム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5243702A (ja) |
| EP (1) | EP0479229B1 (ja) |
| JP (1) | JP2670397B2 (ja) |
| KR (1) | KR960005395B1 (ja) |
| DE (1) | DE69126937T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2258069B (en) * | 1991-07-25 | 1995-03-29 | Intel Corp | High speed computer graphics bus |
| US5522069A (en) * | 1993-04-30 | 1996-05-28 | Zenith Data Systems Corporation | Symmetric multiprocessing system with unified environment and distributed system functions |
| IT1268079B1 (it) * | 1994-06-23 | 1997-02-20 | Teknox Srl | Procedimento per regolare l'accesso di piu' sistemi ad un bus, ad esempio per applicazioni nel settore della domotica, e relativi |
| US6073197A (en) * | 1997-08-21 | 2000-06-06 | Advanced Micro Devices Inc. | Apparatus for and method of communicating data among devices interconnected on a bus by using a signalling channel to set up communications |
| US6704308B2 (en) * | 1998-09-29 | 2004-03-09 | Cisco Technology, Inc. | Apparatus and method for processing signals in a plurality of digital signal processors |
| DE102016009030B4 (de) * | 2015-07-31 | 2019-05-09 | Fanuc Corporation | Vorrichtung für maschinelles Lernen, Robotersystem und maschinelles Lernsystem zum Lernen eines Werkstückaufnahmevorgangs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249241A (ja) * | 1987-04-03 | 1988-10-17 | Ricoh Co Ltd | キヤツシユメモリのロ−ド方式 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3995258A (en) * | 1975-06-30 | 1976-11-30 | Honeywell Information Systems, Inc. | Data processing system having a data integrity technique |
| US4281380A (en) * | 1978-12-27 | 1981-07-28 | Harris Corporation | Bus collision avoidance system for distributed network data processing communications system |
| US4604685A (en) * | 1982-02-19 | 1986-08-05 | Honeywell Information Systems Inc. | Two stage selection based on time of arrival and predetermined priority in a bus priority resolver |
| US4642630A (en) * | 1982-12-28 | 1987-02-10 | At&T Bell Laboratories | Method and apparatus for bus contention resolution |
| US4639859A (en) * | 1984-05-24 | 1987-01-27 | Rca Corporation | Priority arbitration logic for a multi-master bus system |
| US4841295A (en) * | 1986-07-24 | 1989-06-20 | American Telephone And Telegraph Company, At&T Bell Laboratories | Local area network with biasing arrangement for facilitating access contention between work stations connected to a common bus |
| US4910666A (en) * | 1986-12-18 | 1990-03-20 | Bull Hn Information Systems Inc. | Apparatus for loading and verifying a control store memory of a central subsystem |
| US4901226A (en) * | 1987-12-07 | 1990-02-13 | Bull Hn Information Systems Inc. | Inter and intra priority resolution network for an asynchronous bus system |
| US4932040A (en) * | 1987-12-07 | 1990-06-05 | Bull Hn Information Systems Inc. | Bidirectional control signalling bus interface apparatus for transmitting signals between two bus systems |
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| US5099420A (en) * | 1989-01-10 | 1992-03-24 | Bull Hn Information Systems Inc. | Method and apparatus for limiting the utilization of an asynchronous bus with distributed controlled access |
| CA2007737C (en) * | 1989-02-24 | 1998-04-28 | Paul Samuel Gallo | Data transfer operations between two asynchronous buses |
| US4993023A (en) * | 1989-06-09 | 1991-02-12 | Honeywell Inc. | Apparatus for providing multiple controller interfaces to a standard digital modem and including multiplexed contention resolution |
| US5101482A (en) * | 1989-10-16 | 1992-03-31 | Massachusetts Institute Of Technology | Bus-based priority arbitration system with optimum codewords |
-
1990
- 1990-10-05 US US07/593,437 patent/US5243702A/en not_active Expired - Lifetime
-
1991
- 1991-10-01 DE DE69126937T patent/DE69126937T2/de not_active Expired - Fee Related
- 1991-10-01 EP EP91116755A patent/EP0479229B1/en not_active Expired - Lifetime
- 1991-10-03 JP JP3256660A patent/JP2670397B2/ja not_active Expired - Fee Related
- 1991-10-04 KR KR1019910017356A patent/KR960005395B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63249241A (ja) * | 1987-04-03 | 1988-10-17 | Ricoh Co Ltd | キヤツシユメモリのロ−ド方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2670397B2 (ja) | 1997-10-29 |
| DE69126937D1 (de) | 1997-09-04 |
| US5243702A (en) | 1993-09-07 |
| KR960005395B1 (ko) | 1996-04-24 |
| DE69126937T2 (de) | 1998-03-12 |
| EP0479229B1 (en) | 1997-07-23 |
| EP0479229A2 (en) | 1992-04-08 |
| KR920008605A (ko) | 1992-05-28 |
| EP0479229A3 (en) | 1992-09-02 |
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