JPH06119297A - データ処理システムにおける命令の実行順序を決定する方法および装置 - Google Patents
データ処理システムにおける命令の実行順序を決定する方法および装置Info
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Abstract
(57)【要約】 （修正有）
【目的】データ処理システム１０における命令の実行順
序を決定する方法・装置を提供する。 【構成】データ処理装置１０は制御ビットを用いて、標
準命令かまたは変更命令を実施するかを判定する。標準
命令は読み取りバス・サイクルの後に書き込みバス・サ
イクルを実行する。バスをロックする代りに、一度に１
つのプロセッサしか、資源使用可能を表示するセマフォ
ー値を受取らないよう保証するため、一度に１つのプロ
セッサしか資源利用を試みないように保証される。バス
をロックする必要がないので、一部のマルチプロセッサ
はバスの潜在処理能力を大幅に増大できる。変更命令
は、バッファ付き書き込みバスサイクルの後に、読取り
バスサイクルを実行。このバス１２は一貫性を保つの
に、書込みと読取りサイクル間のロック不要。一部のバ
スでは、バス１２をロックしないことによって、バス帯
域幅を増加できる。
序を決定する方法・装置を提供する。 【構成】データ処理装置１０は制御ビットを用いて、標
準命令かまたは変更命令を実施するかを判定する。標準
命令は読み取りバス・サイクルの後に書き込みバス・サ
イクルを実行する。バスをロックする代りに、一度に１
つのプロセッサしか、資源使用可能を表示するセマフォ
ー値を受取らないよう保証するため、一度に１つのプロ
セッサしか資源利用を試みないように保証される。バス
をロックする必要がないので、一部のマルチプロセッサ
はバスの潜在処理能力を大幅に増大できる。変更命令
は、バッファ付き書き込みバスサイクルの後に、読取り
バスサイクルを実行。このバス１２は一貫性を保つの
に、書込みと読取りサイクル間のロック不要。一部のバ
スでは、バス１２をロックしないことによって、バス帯
域幅を増加できる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、具体的にはデータ処理システムにおけるアクセス順
序に関する。
し、具体的にはデータ処理システムにおけるアクセス順
序に関する。
【０００２】
【従来の技術】マイクロプロセッサ・システムがより複
雑化するにつれ、システム資源の効率的な使用を確保す
るために新しい技術が必要になる。たとえば、多くのマ
ルチプロセッサ・システムでは、メモリ，プリンタまた
は表示画面に対するポートなど、いくつかのマイクロプ
ロセッサで同じいくつかのシステム資源を共用しようと
する。このようなマルチプロセッサ・システムでは、マ
イクロプロセッサとシステム資源との間で情報を伝搬す
る通信路またはバスを、可能な限り効率的に用いること
が重要である。
雑化するにつれ、システム資源の効率的な使用を確保す
るために新しい技術が必要になる。たとえば、多くのマ
ルチプロセッサ・システムでは、メモリ，プリンタまた
は表示画面に対するポートなど、いくつかのマイクロプ
ロセッサで同じいくつかのシステム資源を共用しようと
する。このようなマルチプロセッサ・システムでは、マ
イクロプロセッサとシステム資源との間で情報を伝搬す
る通信路またはバスを、可能な限り効率的に用いること
が重要である。
【０００３】通信路を介してマイクロプロセッサからシ
ステム資源へと伝搬するメッセージは、都市のある部分
から道路を通って別の部分に進む車に似ている。通信路
の通信量をできるだけ効率的にさばかなければ、通信の
流れが停滞し始めて、通信路が込み合った状態になる。
その結果、マイクロプロセッサとシステム資源との通信
の速度が遅くなり、このためにシステム全体の動作速度
が低下する。通信路の渋滞がラッシュアワー時のように
ひどくなれば、マイクロプロセッサ・システム全体が遅
々として進まなくなる恐れがある。
ステム資源へと伝搬するメッセージは、都市のある部分
から道路を通って別の部分に進む車に似ている。通信路
の通信量をできるだけ効率的にさばかなければ、通信の
流れが停滞し始めて、通信路が込み合った状態になる。
その結果、マイクロプロセッサとシステム資源との通信
の速度が遅くなり、このためにシステム全体の動作速度
が低下する。通信路の渋滞がラッシュアワー時のように
ひどくなれば、マイクロプロセッサ・システム全体が遅
々として進まなくなる恐れがある。
【０００４】しかしながら、車と違って、従来の導線を
用いるマイクロプロセッサ・バスを介しては、一度に１
つのメッセージしか転送できない。そのため、一度に１
個のマイクロプロセッサしか、バスの制御下に入って、
別のマイクロプロセッサもしくはシステム資源に情報を
送ることができない。
用いるマイクロプロセッサ・バスを介しては、一度に１
つのメッセージしか転送できない。そのため、一度に１
個のマイクロプロセッサしか、バスの制御下に入って、
別のマイクロプロセッサもしくはシステム資源に情報を
送ることができない。
【０００５】どのプロセッサがアービトレーション（ar
bitration ）を獲得して、バスの制御下に入るかを決定
するために、マイクロプロセッサは互いに調整を行わな
ければならない。マイクロプロセッサはアービトレーシ
ョンを獲得して「バス・マスタ」になる場合に限り、当
該バスを介して情報の送受信ができる。他のマイクロプ
ロセッサは、当該バスを介して情報を送受信するために
は、バス・マスタになる順番を待たなければならない。
bitration ）を獲得して、バスの制御下に入るかを決定
するために、マイクロプロセッサは互いに調整を行わな
ければならない。マイクロプロセッサはアービトレーシ
ョンを獲得して「バス・マスタ」になる場合に限り、当
該バスを介して情報の送受信ができる。他のマイクロプ
ロセッサは、当該バスを介して情報を送受信するために
は、バス・マスタになる順番を待たなければならない。
【０００６】バスを効率的に利用するニーズとは別に、
たとえばプリンタなどのシステム資源を効率的に共用す
るニーズも存在する。複数のプロセッサで１台のプリン
タを共用している場合、現在どのプロセッサが資源を利
用しているか、またそのプロセッサが、中断できない機
能を実行しているか否かを示す方法がなくてはならな
い。多くのマルチプロセッサ・システムでは、この機能
にセマフォーを用いている。
たとえばプリンタなどのシステム資源を効率的に共用す
るニーズも存在する。複数のプロセッサで１台のプリン
タを共用している場合、現在どのプロセッサが資源を利
用しているか、またそのプロセッサが、中断できない機
能を実行しているか否かを示す方法がなくてはならな
い。多くのマルチプロセッサ・システムでは、この機能
にセマフォーを用いている。
【０００７】セマフォーは、システム資源の現在の状態
を示す一種のフラグまたは状態標識である。通常、セマ
フォーの状態情報は、システム資源が現在使用中か否か
を示す。一部のマルチプロセッサ・システムでは、セマ
フォーは、どのマイクロプロセッサが資源を使用してい
るか、およびその資源を介して実行されている機能の種
類に関する情報も含めることができる。
を示す一種のフラグまたは状態標識である。通常、セマ
フォーの状態情報は、システム資源が現在使用中か否か
を示す。一部のマルチプロセッサ・システムでは、セマ
フォーは、どのマイクロプロセッサが資源を使用してい
るか、およびその資源を介して実行されている機能の種
類に関する情報も含めることができる。
【０００８】たとえば、メモリ内の特定の記憶位置を、
プリンタ資源のセマフォーの記憶位置として指定でき
る。いずれかのマイクロプロセッサがそのプリンタを使
用したい場合には、当該マイクロプロセッサは、メモリ
内の特定の記憶位置を読み取ることによって、プリンタ
・セマフォーを読み取らなければならない。プリンタ・
セマフォーは、現在プリンタが使用中か否かなど、プリ
ンタの状態に関する情報を含んでいる。当該プリンタが
現在使用中であることをプリンタ・セマフォーが表示す
る場合には、マイクロプロセッサは待機しなければなら
ない。マイクロプロセッサは、当該プリンタが依然使用
中であるか、または使用可能になったかを見るために、
定期的にプリンタ・セマフォーを読み取ることによっ
て、プリンタ・セマフォーをポーリングし続けることが
できる。
プリンタ資源のセマフォーの記憶位置として指定でき
る。いずれかのマイクロプロセッサがそのプリンタを使
用したい場合には、当該マイクロプロセッサは、メモリ
内の特定の記憶位置を読み取ることによって、プリンタ
・セマフォーを読み取らなければならない。プリンタ・
セマフォーは、現在プリンタが使用中か否かなど、プリ
ンタの状態に関する情報を含んでいる。当該プリンタが
現在使用中であることをプリンタ・セマフォーが表示す
る場合には、マイクロプロセッサは待機しなければなら
ない。マイクロプロセッサは、当該プリンタが依然使用
中であるか、または使用可能になったかを見るために、
定期的にプリンタ・セマフォーを読み取ることによっ
て、プリンタ・セマフォーをポーリングし続けることが
できる。
【０００９】当該プリンタが使用可能であることをプリ
ンタ・セマフォーが示したなら、待機中のマイクロプロ
セッサはプリンタ・セマフォーに書き込みを行い、状態
を使用中に変更する。こうすることによって、待機中の
マイクロプロセッサは、プリンタ資源を自分だけが使用
できるように効果的にロックする。プリンタのセマフォ
ーがプリンタの使用中を示している間、他のプロセッサ
はプリンタを使用できない。待機中のプロセッサはプリ
ンタの使用を終えると、プリンタ・セマフォーの記憶位
置に新しい値を書き込み、プリンタが再び使用可能にな
ったことを表示すべくプリンタ・セマフォーを変更す
る。
ンタ・セマフォーが示したなら、待機中のマイクロプロ
セッサはプリンタ・セマフォーに書き込みを行い、状態
を使用中に変更する。こうすることによって、待機中の
マイクロプロセッサは、プリンタ資源を自分だけが使用
できるように効果的にロックする。プリンタのセマフォ
ーがプリンタの使用中を示している間、他のプロセッサ
はプリンタを使用できない。待機中のプロセッサはプリ
ンタの使用を終えると、プリンタ・セマフォーの記憶位
置に新しい値を書き込み、プリンタが再び使用可能にな
ったことを表示すべくプリンタ・セマフォーを変更す
る。
【００１０】セマフォーを用いて共用システム資源を配
分するシステムでは、１つ重要な問題が発生する。その
問題は、資源が使用可能になったかを見るために、共用
資源のセマフォーを複数のマイクロプロセッサがポーリ
ングする際に生じる。たとえば、マイクロプロセッサ＃
１とマイクロプロセッサ＃２が共にプリンタ・セマフォ
ーにポーリングしていると仮定しよう。マイクロプロセ
ッサ＃１は、プリンタが使用可能であるという表示に変
更された後、最初にプリンタ・セマフォーを読み取る。
そのときマイクロプロセッサ＃２もプリンタ・セマフォ
ーを読み取って、プリンタが使用可能であることを知
る。マイクロプロセッサ＃１もマイクロプロセッサ＃２
も、このプリンタの使用をめぐって別のプロセッサと競
合していることに気づいていない。
分するシステムでは、１つ重要な問題が発生する。その
問題は、資源が使用可能になったかを見るために、共用
資源のセマフォーを複数のマイクロプロセッサがポーリ
ングする際に生じる。たとえば、マイクロプロセッサ＃
１とマイクロプロセッサ＃２が共にプリンタ・セマフォ
ーにポーリングしていると仮定しよう。マイクロプロセ
ッサ＃１は、プリンタが使用可能であるという表示に変
更された後、最初にプリンタ・セマフォーを読み取る。
そのときマイクロプロセッサ＃２もプリンタ・セマフォ
ーを読み取って、プリンタが使用可能であることを知
る。マイクロプロセッサ＃１もマイクロプロセッサ＃２
も、このプリンタの使用をめぐって別のプロセッサと競
合していることに気づいていない。
【００１１】マイクロプロセッサ＃１が割り込みを受け
る場合には、マイクロプロセッサ＃１は、予めソフトウ
ェア割り込みルーチンを実行してから、割り込み前の状
態に戻らなければならない。ところがその間に、マイク
ロプロセッサ＃２がプリンタ・セマフォーに値を書き込
み、当該プリンタが現在使用中であると表示させる。つ
いでマイクロプロセッサ＃２はプリンタの使用を進め
る。マイクロプロセッサ＃１は割り込みルーチンを終了
して、ソフトウェア・プログラム内の割り込み前の状態
に戻る。マイクロプロセッサ＃１は、プリンタが使用可
能状態であることを知って、動作を中断したのであるか
ら、プリンタ・セマフォーに値を書き込み、当該プリン
タが現在使用中であると表示させて、プリンタの使用を
進める。しかし、当該プリンタは既にマイクロプロセッ
サ＃２が使用しているため、プリンタに向かうバス上で
衝突が起こる。その結果、当該プリンタは、どちらのマ
イクロプロセッサからの情報も正しくプリントアウトで
きなくなる。
る場合には、マイクロプロセッサ＃１は、予めソフトウ
ェア割り込みルーチンを実行してから、割り込み前の状
態に戻らなければならない。ところがその間に、マイク
ロプロセッサ＃２がプリンタ・セマフォーに値を書き込
み、当該プリンタが現在使用中であると表示させる。つ
いでマイクロプロセッサ＃２はプリンタの使用を進め
る。マイクロプロセッサ＃１は割り込みルーチンを終了
して、ソフトウェア・プログラム内の割り込み前の状態
に戻る。マイクロプロセッサ＃１は、プリンタが使用可
能状態であることを知って、動作を中断したのであるか
ら、プリンタ・セマフォーに値を書き込み、当該プリン
タが現在使用中であると表示させて、プリンタの使用を
進める。しかし、当該プリンタは既にマイクロプロセッ
サ＃２が使用しているため、プリンタに向かうバス上で
衝突が起こる。その結果、当該プリンタは、どちらのマ
イクロプロセッサからの情報も正しくプリントアウトで
きなくなる。
【００１２】この問題の一つの解決方法は、プロセッサ
がメモリ内のセマフォーの読み取りとその後の書き込み
の両方を実行している間ずっと、バスをロックすること
である。バスを「ロック」することは、現在のバス・マ
スタが、多重バス・サイクルのために当該バスを使用で
きる唯一のプロセッサということになる。通常、すべて
のプロセッサに、バスを利用する機会が定期的な間隔で
めぐってくるように、バスのアービトレーションは頻繁
に発生する。他のプロセッサがバス・マスタになって、
当該バスを使用する機会を得ないように、当該バスのロ
ックが実行される。
がメモリ内のセマフォーの読み取りとその後の書き込み
の両方を実行している間ずっと、バスをロックすること
である。バスを「ロック」することは、現在のバス・マ
スタが、多重バス・サイクルのために当該バスを使用で
きる唯一のプロセッサということになる。通常、すべて
のプロセッサに、バスを利用する機会が定期的な間隔で
めぐってくるように、バスのアービトレーションは頻繁
に発生する。他のプロセッサがバス・マスタになって、
当該バスを使用する機会を得ないように、当該バスのロ
ックが実行される。
【００１３】バス・アービトレーションを獲得して、バ
ス・マスタになったプロセッサは、予めバスをロックし
てからセマフォーを読み取る。バスがロックされるの
で、他のプロセッサはバスを使用できない。ついでバス
・マスタ・プロセッサは、メモリからセマフォーを読み
取って、システム資源が使用可能か否か判定する。資源
が使用中の場合には、バス・マスタ・プロセッサはバス
・ロックを外して、新たなバス・マスタを決めるアービ
トレーションを行える。しかし資源が使用可能な場合に
は、バス・マスタ・プロセッサは、セマフォーに新しい
値を書き込んで、システム資源が現在使用中であること
を表示できるまで、引き続きバスをロックする。
ス・マスタになったプロセッサは、予めバスをロックし
てからセマフォーを読み取る。バスがロックされるの
で、他のプロセッサはバスを使用できない。ついでバス
・マスタ・プロセッサは、メモリからセマフォーを読み
取って、システム資源が使用可能か否か判定する。資源
が使用中の場合には、バス・マスタ・プロセッサはバス
・ロックを外して、新たなバス・マスタを決めるアービ
トレーションを行える。しかし資源が使用可能な場合に
は、バス・マスタ・プロセッサは、セマフォーに新しい
値を書き込んで、システム資源が現在使用中であること
を表示できるまで、引き続きバスをロックする。
【００１４】バスをロックすることにより、一度に１つ
のプロセッサしか、セマフォーを読み取って、システム
資源が使用可能であることを知り、セマフォーに値を書
き込んで、資源が現在使用中であると表示させることが
できない。そのため、バスをロックすることによって、
一度に１つのプロセッサしか実際にシステム資源を使用
しないことが保証される。そのため、バス上の衝突は回
避される。
のプロセッサしか、セマフォーを読み取って、システム
資源が使用可能であることを知り、セマフォーに値を書
き込んで、資源が現在使用中であると表示させることが
できない。そのため、バスをロックすることによって、
一度に１つのプロセッサしか実際にシステム資源を使用
しないことが保証される。そのため、バス上の衝突は回
避される。
【００１５】
【発明が解決しようとする課題】しかしながら、バスを
ロックすることには重大な欠点がある。他のマイクロプ
ロセッサとシステム資源との通信の速度が大幅に低下す
る可能性があることである。その結果、システム全体の
動作速度が大幅に低下する。
ロックすることには重大な欠点がある。他のマイクロプ
ロセッサとシステム資源との通信の速度が大幅に低下す
る可能性があることである。その結果、システム全体の
動作速度が大幅に低下する。
【００１６】たとえば、多重バスを利用する階層的バス
構造を使用しているときに、問題が生じる恐れがある。
バス・マスタ・プロセッサと、セマフォーを含んでいる
メモリとが互いに距離が離れたバス上にある場合、バス
・マスタは、セマフォーの読み取りとその後の書き込み
動作の間、自身と遠隔のメモリの間にあるすべてのバス
を絶えずロックしなければならない。セマフォーへのア
クセスは通常、マルチプロセッサ・システムでは極めて
頻度が多いことを特に考慮すれば、これはバス時間のあ
まり効果的な利用とはいえない。そのため、バスをロッ
クすることは満足のいく解決法ではない。
構造を使用しているときに、問題が生じる恐れがある。
バス・マスタ・プロセッサと、セマフォーを含んでいる
メモリとが互いに距離が離れたバス上にある場合、バス
・マスタは、セマフォーの読み取りとその後の書き込み
動作の間、自身と遠隔のメモリの間にあるすべてのバス
を絶えずロックしなければならない。セマフォーへのア
クセスは通常、マルチプロセッサ・システムでは極めて
頻度が多いことを特に考慮すれば、これはバス時間のあ
まり効果的な利用とはいえない。そのため、バスをロッ
クすることは満足のいく解決法ではない。
【００１７】
【課題を解決するための手段】本発明によって、前述の
ニーズが満足されると共に、他の長所も達成される。本
発明は、１つの形態では、データ処理システムにおける
アクセス順序を決定する装置および方法によって構成さ
れる。データ処理装置は、複数の段階を有する命令を実
行できる。
ニーズが満足されると共に、他の長所も達成される。本
発明は、１つの形態では、データ処理システムにおける
アクセス順序を決定する装置および方法によって構成さ
れる。データ処理装置は、複数の段階を有する命令を実
行できる。
【００１８】データ処理装置は、命令の実行を制御する
第１部分を有する。データ処理装置はまた、前記第１部
分に結合された第２部分を有する。第２部分は、第１論
理状態および第２論理状態を有する。第２部分が第１論
理状態にある場合には、第２部分は、第１部分に、第１
順序の複数の段階を実行せしめる。また第２部分が第２
論理状態にある場合には、第２部分は、第１部分に、第
２順序の複数の段階を実行せしめる。
第１部分を有する。データ処理装置はまた、前記第１部
分に結合された第２部分を有する。第２部分は、第１論
理状態および第２論理状態を有する。第２部分が第１論
理状態にある場合には、第２部分は、第１部分に、第１
順序の複数の段階を実行せしめる。また第２部分が第２
論理状態にある場合には、第２部分は、第１部分に、第
２順序の複数の段階を実行せしめる。
【００１９】当業者は、添付図面と合わせて以下の詳細
な説明から、本発明を理解しよう。
な説明から、本発明を理解しよう。
【００２０】
【実施例】本発明では、バスをロックする代わりに、一
度に１つのプロセッサしか、資源が使用可能であること
を表示するセマフォー値を受け取らないよう保証するた
めに異なる方法を利用する。そのため本発明では、一度
に１つのプロセッサしか資源の利用を試みないように保
証される。また本発明はバスをロックする必要がないの
で、一部のマルチプロセッサ・システムではバスの潜在
的処理能力を大幅に増大できる。
度に１つのプロセッサしか、資源が使用可能であること
を表示するセマフォー値を受け取らないよう保証するた
めに異なる方法を利用する。そのため本発明では、一度
に１つのプロセッサしか資源の利用を試みないように保
証される。また本発明はバスをロックする必要がないの
で、一部のマルチプロセッサ・システムではバスの潜在
的処理能力を大幅に増大できる。
【００２１】図１は、外部バス１２に接続されたデータ
処理装置１０を示したものである。図１に示すデータ処
理装置１０は具体的にはＲＩＳＣ（縮小命令セットコン
ピューター）アーキテクチャを有しているが、任意のア
ーキテクチャもしくは種類のデータ処理装置１０を使用
してもよい。データ処理装置１０は、ユーザがソフトウ
ェア・プログラムで指定する命令を実行できる。
処理装置１０を示したものである。図１に示すデータ処
理装置１０は具体的にはＲＩＳＣ（縮小命令セットコン
ピューター）アーキテクチャを有しているが、任意のア
ーキテクチャもしくは種類のデータ処理装置１０を使用
してもよい。データ処理装置１０は、ユーザがソフトウ
ェア・プログラムで指定する命令を実行できる。
【００２２】整数装置１４，浮動小数点装置１６，グラ
フィック装置１８，ロード／格納実行装置２０，レジス
タ・ファイル２２およびスーパースカラ命令装置２４は
すべて、内部バス２６と双方向に接続されている。ロー
ド／格納実行装置２０は、データ処理装置１０内部で、
命令の実行を制御するのに用いる。本発明の一部の実施
例では、ロード／格納実行装置２０は制御ピン２７から
の入力を受け取ることができる。レジスタ・ファイル２
２は、たとえば、数値およびアドレスなど各種のデータ
型を格納するのに使用できる情報レジスタを含む。目標
命令キャッシュ２８は、情報をスーパースカラ命令装置
２４に伝送するために、スーパースカラ命令装置２４に
接続されている。
フィック装置１８，ロード／格納実行装置２０，レジス
タ・ファイル２２およびスーパースカラ命令装置２４は
すべて、内部バス２６と双方向に接続されている。ロー
ド／格納実行装置２０は、データ処理装置１０内部で、
命令の実行を制御するのに用いる。本発明の一部の実施
例では、ロード／格納実行装置２０は制御ピン２７から
の入力を受け取ることができる。レジスタ・ファイル２
２は、たとえば、数値およびアドレスなど各種のデータ
型を格納するのに使用できる情報レジスタを含む。目標
命令キャッシュ２８は、情報をスーパースカラ命令装置
２４に伝送するために、スーパースカラ命令装置２４に
接続されている。
【００２３】「メモリ管理装置」は「ＭＭＵ」と省略で
きる。データ・キャッシュＭＭＵ３０は、メモリ管理装
置３２，タグ３４およびデータ・キャッシュ３６を有し
ている。データ・キャシュＭＭＵ３０内のブロックはす
べて、情報を、データ・キャッシュＭＭＵ３０内の他の
どのブロックにも転送できる。タグ３４はロード／格納
実行装置２０から情報を受け取る。データ・キャッシュ
３６は、ロード／格納実行装置２０と双方向に接続され
ている。命令キャッシュＭＭＵ３８は、メモリ管理装置
４０，タグ４２および命令キャッシュ４４を有する。命
令キャッシュＭＭＵ３８内のブロックはすべて、命令キ
ャッシュＭＭＵ３８内の他のどのブロックにも情報を転
送できる。
きる。データ・キャッシュＭＭＵ３０は、メモリ管理装
置３２，タグ３４およびデータ・キャッシュ３６を有し
ている。データ・キャシュＭＭＵ３０内のブロックはす
べて、情報を、データ・キャッシュＭＭＵ３０内の他の
どのブロックにも転送できる。タグ３４はロード／格納
実行装置２０から情報を受け取る。データ・キャッシュ
３６は、ロード／格納実行装置２０と双方向に接続され
ている。命令キャッシュＭＭＵ３８は、メモリ管理装置
４０，タグ４２および命令キャッシュ４４を有する。命
令キャッシュＭＭＵ３８内のブロックはすべて、命令キ
ャッシュＭＭＵ３８内の他のどのブロックにも情報を転
送できる。
【００２４】タグ４２およびメモリ管理装置４０は、ス
ーパースカラ命令装置２４から情報を受け取る。命令キ
ャッシュ４４はスーパースカラ命令装置２４に情報を送
出する。メモリ管理装置３２は制御レジスタ・ファイル
４６を含む。制御レジスタ・ファイル４６は、内部バス
２６を用いて、ユーザが読み書きおよびプログラムがで
きる。内部バス２６を用いて、制御レジスタ・ファイル
４６を読み書きするためのデータ・パスは、ロード／格
納命令装置２０からデータ・キャッシュ３６に至る。ま
た制御レジスタ・ファイル４６は、制御情報をロード／
格納実行装置２０に送出する。
ーパースカラ命令装置２４から情報を受け取る。命令キ
ャッシュ４４はスーパースカラ命令装置２４に情報を送
出する。メモリ管理装置３２は制御レジスタ・ファイル
４６を含む。制御レジスタ・ファイル４６は、内部バス
２６を用いて、ユーザが読み書きおよびプログラムがで
きる。内部バス２６を用いて、制御レジスタ・ファイル
４６を読み書きするためのデータ・パスは、ロード／格
納命令装置２０からデータ・キャッシュ３６に至る。ま
た制御レジスタ・ファイル４６は、制御情報をロード／
格納実行装置２０に送出する。
【００２５】バス・インタフェース４８はデータ・キャ
ッシュ３６と双方向に接続されている。バス・インタフ
ェース４８はメモリ管理装置３２およびメモリ管理装置
４０から情報を受け取る。またバス・インタフェース４
８は、情報をタグ３４および命令キャッシュ４４に送出
する。バス・インタフェース４８はまた外部バス１２と
双方向に接続されている。
ッシュ３６と双方向に接続されている。バス・インタフ
ェース４８はメモリ管理装置３２およびメモリ管理装置
４０から情報を受け取る。またバス・インタフェース４
８は、情報をタグ３４および命令キャッシュ４４に送出
する。バス・インタフェース４８はまた外部バス１２と
双方向に接続されている。
【００２６】図２は、図１の制御レジスタ・ファイル４
６の１つの実現を示したものである。制御レジスタ・フ
ァイル４６は３２ビット幅となるように図示されている
が、他の幅を使用することもできる。またこの実施例は
メモリ管理装置３２の一部として制御レジスタ・ファイ
ル４６を示しているが、制御レジスタ・ファイル４６は
実際には、データ処理装置１０内で、ロード／格納実行
装置２０にアクセスできる任意の場所に置くことができ
る。制御レジスタ・ファイル４６はいくつかの制御レジ
スタを含んでおり、その内の１つだけ、すなわちデータ
ＭＭＵ／キャッシュ制御レジスタ５０だけを図示してい
る。
６の１つの実現を示したものである。制御レジスタ・フ
ァイル４６は３２ビット幅となるように図示されている
が、他の幅を使用することもできる。またこの実施例は
メモリ管理装置３２の一部として制御レジスタ・ファイ
ル４６を示しているが、制御レジスタ・ファイル４６は
実際には、データ処理装置１０内で、ロード／格納実行
装置２０にアクセスできる任意の場所に置くことができ
る。制御レジスタ・ファイル４６はいくつかの制御レジ
スタを含んでおり、その内の１つだけ、すなわちデータ
ＭＭＵ／キャッシュ制御レジスタ５０だけを図示してい
る。
【００２７】この仕様では、データＭＭＵ／キャッシュ
制御レジスタ５０を制御レジスタ５０という。制御レジ
スタ５０は、制御レジスタ・ファイル４６内の任意の場
所に置ける。事実、制御レジスタ５０は制御レジスタ・
ファイル４６の一部である必要ではなく、データ処理装
置１０内の任意の場所に置ける。
制御レジスタ５０を制御レジスタ５０という。制御レジ
スタ５０は、制御レジスタ・ファイル４６内の任意の場
所に置ける。事実、制御レジスタ５０は制御レジスタ・
ファイル４６の一部である必要ではなく、データ処理装
置１０内の任意の場所に置ける。
【００２８】制御レジスタ５０はＸＭＥＭ（レジスタと
メモリを交換）制御ビット５２（縮尺どおりの図ではな
い）を含む。他の実施例では、ＸＭＥＭ制御ビット５２
は、データ処理装置１０内のメモリの中の都合の良い任
意の場所に置くことができる。ＸＭＥＭ制御ビット５２
は制御レジスタ内に置く必要はないが、普通便利の良い
場所に置かれる。ＸＭＥＭ制御ビット５２は本実施例で
は制御レジスタ５０のビット位置１３に位置している
が、ＸＭＥＭ制御ビット５２は、制御レジスタ５０内の
任意の場所に置ける。制御レジスタ５０内に位置する他
の制御ビットは図示していない。
メモリを交換）制御ビット５２（縮尺どおりの図ではな
い）を含む。他の実施例では、ＸＭＥＭ制御ビット５２
は、データ処理装置１０内のメモリの中の都合の良い任
意の場所に置くことができる。ＸＭＥＭ制御ビット５２
は制御レジスタ内に置く必要はないが、普通便利の良い
場所に置かれる。ＸＭＥＭ制御ビット５２は本実施例で
は制御レジスタ５０のビット位置１３に位置している
が、ＸＭＥＭ制御ビット５２は、制御レジスタ５０内の
任意の場所に置ける。制御レジスタ５０内に位置する他
の制御ビットは図示していない。
【００２９】本発明の長所は、主に、ＸＭＥＭ制御ビッ
ト５２およびロード／格納実行装置２０、ならびに任意
のデータ処理システムで使用できる関連論理によって達
成される。ＸＭＥＭ制御ビット５２およびその関連論理
の動作について以下に検討する。
ト５２およびロード／格納実行装置２０、ならびに任意
のデータ処理システムで使用できる関連論理によって達
成される。ＸＭＥＭ制御ビット５２およびその関連論理
の動作について以下に検討する。
【００３０】図３は、階層的バス構造を用いたマルチプ
ロセッサ・システムを示したものである。データ処理装
置５４，６０，６６はそれぞれ、ＸＭＥＭ制御ビット５
２とその関連論理を有する任意の種類のデータ処理装置
でよい。単純化するため、データ処理装置５４，６０，
６６はすべて図１のデータ処理装置１０と同一であると
仮定する。
ロセッサ・システムを示したものである。データ処理装
置５４，６０，６６はそれぞれ、ＸＭＥＭ制御ビット５
２とその関連論理を有する任意の種類のデータ処理装置
でよい。単純化するため、データ処理装置５４，６０，
６６はすべて図１のデータ処理装置１０と同一であると
仮定する。
【００３１】データ処理装置５４およびメモリ５６はバ
ス５８と双方向に接続されている。データ処理装置６０
およびメモリ６２はバス６４と双方向に接続されてい
る。データ処理装置６６およびメモリ６８はバス７０と
双方向に接続されている。バス５８は、バス・スイッチ
７２を介して、バス６４と双方向に結合されている。バ
ス６４は、バス・スイッチ７４を介してバス７０と双方
向に結合されている。バス６４はバス・スイッチ７６を
介して、バス７８と双方向に接続されている。
ス５８と双方向に接続されている。データ処理装置６０
およびメモリ６２はバス６４と双方向に接続されてい
る。データ処理装置６６およびメモリ６８はバス７０と
双方向に接続されている。バス５８は、バス・スイッチ
７２を介して、バス６４と双方向に結合されている。バ
ス６４は、バス・スイッチ７４を介してバス７０と双方
向に結合されている。バス６４はバス・スイッチ７６を
介して、バス７８と双方向に接続されている。
【００３２】図３に示すように階層的バス構造は、バス
・スイッチを介して他のバスと通信できる複数のローカ
ル・バスを配列したものである。同一のローカル・バス
上にあるプロセッサと他の装置とは、そのローカル・バ
スのみを用いて互いに通信できる。しかしプロセッサが
別のローカル・バス上の装置と通信を希望する場合に
は、１つまたは複数のバス・スイッチおよび（恐らく）
他の中間バスを介して、２つのローカル・バス間で情報
を伝達しなければならない。
・スイッチを介して他のバスと通信できる複数のローカ
ル・バスを配列したものである。同一のローカル・バス
上にあるプロセッサと他の装置とは、そのローカル・バ
スのみを用いて互いに通信できる。しかしプロセッサが
別のローカル・バス上の装置と通信を希望する場合に
は、１つまたは複数のバス・スイッチおよび（恐らく）
他の中間バスを介して、２つのローカル・バス間で情報
を伝達しなければならない。
【００３３】たとえばデータ処理装置５４がメモリ５６
内のある記憶位置を読み取りたい場合には、伝送を実行
するのにローカルバス、すなわちバス５８しか必要がな
い。データ処理装置５４は最初にバス５８のバス・マス
タシップについてアービトレーションを得る。注意すべ
きことは、あるバスに関して現在のバス・マスタである
ことは、当該バスの所有権を有しているのと同じだとい
うことである。データ処理装置５４がバス５８の所有権
を握ったなら、データ処理装置５４は、読み取りを実行
すべきことを示す信号と共に、アドレスをバス５８を介
してメモリ５６に単に送出する。メモリ５６は、該当す
る記憶位置にアクセスした後、バス５８を介して当該メ
モリ位置に含まれるデータを返す。この情報転送にはバ
ス５８だけが関与している。
内のある記憶位置を読み取りたい場合には、伝送を実行
するのにローカルバス、すなわちバス５８しか必要がな
い。データ処理装置５４は最初にバス５８のバス・マス
タシップについてアービトレーションを得る。注意すべ
きことは、あるバスに関して現在のバス・マスタである
ことは、当該バスの所有権を有しているのと同じだとい
うことである。データ処理装置５４がバス５８の所有権
を握ったなら、データ処理装置５４は、読み取りを実行
すべきことを示す信号と共に、アドレスをバス５８を介
してメモリ５６に単に送出する。メモリ５６は、該当す
る記憶位置にアクセスした後、バス５８を介して当該メ
モリ位置に含まれるデータを返す。この情報転送にはバ
ス５８だけが関与している。
【００３４】しかしデータ処理装置５４がメモリ６８な
どより遠隔のメモリ内のある記憶位置を読み取りたい場
合には、その転送を実施するのにバス５８，６４，７０
のすべてが必要になる。データ処理装置５４は最初にバ
ス５８のバス・マスタシップについてアービトレーショ
ンを得る。ついでデータ処理装置５４は、バス・スイッ
チ７２を介してバス６４のバス・マスタシップについて
アービトレーションを得る。最後にデータ処理装置５４
はバス・スイッチ７４を介してバス７０のバス・マスタ
シップについてアービトレーションを得る。注意すべき
ことは、データ処理装置５４は、残りのバスの所有権を
獲得しようとしている間、所有権を獲得しているバスを
専有していることである。
どより遠隔のメモリ内のある記憶位置を読み取りたい場
合には、その転送を実施するのにバス５８，６４，７０
のすべてが必要になる。データ処理装置５４は最初にバ
ス５８のバス・マスタシップについてアービトレーショ
ンを得る。ついでデータ処理装置５４は、バス・スイッ
チ７２を介してバス６４のバス・マスタシップについて
アービトレーションを得る。最後にデータ処理装置５４
はバス・スイッチ７４を介してバス７０のバス・マスタ
シップについてアービトレーションを得る。注意すべき
ことは、データ処理装置５４は、残りのバスの所有権を
獲得しようとしている間、所有権を獲得しているバスを
専有していることである。
【００３５】データ処理装置５４は、３つのバス５８，
６４，７０全部の所有権を獲得した上でなければ、前記
３つのバスを介してメモリ６８にアドレスおよび読み取
り信号を送出できない。メモリ６８は、アドレスおよび
読み取り信号を受け取ったなら、前記アドレスが示す記
憶位置に内部的にアクセスする。メモリ６８が、アクセ
スした記憶位置に含まれているデータを返すのに、再
び、３つのバス全部の所有権が必要になる。３つのバス
５８，６４，７０はすべて、アドレス情報の転送と、そ
の後のデータ情報の転送の両方に関与している。
６４，７０全部の所有権を獲得した上でなければ、前記
３つのバスを介してメモリ６８にアドレスおよび読み取
り信号を送出できない。メモリ６８は、アドレスおよび
読み取り信号を受け取ったなら、前記アドレスが示す記
憶位置に内部的にアクセスする。メモリ６８が、アクセ
スした記憶位置に含まれているデータを返すのに、再
び、３つのバス全部の所有権が必要になる。３つのバス
５８，６４，７０はすべて、アドレス情報の転送と、そ
の後のデータ情報の転送の両方に関与している。
【００３６】本発明の長所を、図３に示すマルチプロセ
ッサ・システムを用いて説明する。バスをロックしない
ことの長所は、分割バス・トランザクションおよび／ま
たは逐次制御方式を用いるマルチプロセッサ・システム
において最も顕著になる。したがってバス５８，６４，
７０は本実施例では分割トランザクション・バスおよび
逐次制御バスの両方であると見なされる。
ッサ・システムを用いて説明する。バスをロックしない
ことの長所は、分割バス・トランザクションおよび／ま
たは逐次制御方式を用いるマルチプロセッサ・システム
において最も顕著になる。したがってバス５８，６４，
７０は本実施例では分割トランザクション・バスおよび
逐次制御バスの両方であると見なされる。
【００３７】分割バス・トランザクションを用いるシス
テムは、異なるプロセッサがアドレス・バスとデータ・
バスの所有権を同時にもてるようにするシステムであ
る。この種のバスを分割トランザクション・バスとい
う。一例として、分割トランザクション・バスを用いる
場合、マイクロプロセッサ＃１はマイクロプロセッサ＃
２がデータ・バスを用いるのと同時に、アドレスバスを
使用できる。非分割トランザクション・バスでは、同じ
プロセッサが、アドレス・バスとデータ・バスの両方の
バス・マスタになる。したがって非分割トランザクショ
ン・バスを用いる場合には、アドレス・バスとデータ・
バスの所有権は分割できない。分割トランザクション・
バスは、バスの帯域幅を増すために、マルチプロセッサ
・システムでよく用いられる。
テムは、異なるプロセッサがアドレス・バスとデータ・
バスの所有権を同時にもてるようにするシステムであ
る。この種のバスを分割トランザクション・バスとい
う。一例として、分割トランザクション・バスを用いる
場合、マイクロプロセッサ＃１はマイクロプロセッサ＃
２がデータ・バスを用いるのと同時に、アドレスバスを
使用できる。非分割トランザクション・バスでは、同じ
プロセッサが、アドレス・バスとデータ・バスの両方の
バス・マスタになる。したがって非分割トランザクショ
ン・バスを用いる場合には、アドレス・バスとデータ・
バスの所有権は分割できない。分割トランザクション・
バスは、バスの帯域幅を増すために、マルチプロセッサ
・システムでよく用いられる。
【００３８】逐次制御バスは、あるトランザクションの
アドレス段階を別のトランザクションのデータ段階にオ
ーバラップできるバスである。多くのマルチプロセッサ
・バスは、アドレス・バスとデータ・バスの両方を介し
て情報転送を最大限に行うために、分割トランザクショ
ンと逐次制御方式とを結合している。
アドレス段階を別のトランザクションのデータ段階にオ
ーバラップできるバスである。多くのマルチプロセッサ
・バスは、アドレス・バスとデータ・バスの両方を介し
て情報転送を最大限に行うために、分割トランザクショ
ンと逐次制御方式とを結合している。
【００３９】図２に示すＸＭＥＭ制御ビット５２は、あ
る特定の命令、すなわちＸＭＥＭ（レジスタとメモリを
交換）命令の間だけ使用できる。ＸＭＥＭ命令は、メモ
リの内容を、図１のレジスタ・ファイル２２に位置する
レジスタの内容と交換する。すなわち、ＸＭＥＭ命令
は、ある記憶位置の内容を、レジスタの内容と交換する
わけである。当該記憶位置が最初値「Ｘ」を含んでお
り、レジスタが最初値「Ｙ］を含んでいる場合に、ＸＭ
ＥＭ命令はこれらの内容を交換する。ＸＭＥＭ命令の実
行後、当該記憶位置は値「Ｙ」を含み、レジスタは値
「Ｘ」を含むようになる。ＸＭＥＭ命令は、図１に示す
回路の部分によって、従来の方法で受け取られ、実行さ
れる。
る特定の命令、すなわちＸＭＥＭ（レジスタとメモリを
交換）命令の間だけ使用できる。ＸＭＥＭ命令は、メモ
リの内容を、図１のレジスタ・ファイル２２に位置する
レジスタの内容と交換する。すなわち、ＸＭＥＭ命令
は、ある記憶位置の内容を、レジスタの内容と交換する
わけである。当該記憶位置が最初値「Ｘ」を含んでお
り、レジスタが最初値「Ｙ］を含んでいる場合に、ＸＭ
ＥＭ命令はこれらの内容を交換する。ＸＭＥＭ命令の実
行後、当該記憶位置は値「Ｙ」を含み、レジスタは値
「Ｘ」を含むようになる。ＸＭＥＭ命令は、図１に示す
回路の部分によって、従来の方法で受け取られ、実行さ
れる。
【００４０】ＸＭＥＭ命令は、特にセマフォーを用いる
マルチプロセッサ・システムで役立つ。特定のシステム
資源を使用したいプロセッサは、その資源が使用可能か
どうかを見るために、当該資源のセマフォーを読み取
る。資源が使用可能でない場合には、プロセッサは、定
期的にセマフォーを読み取ることによって、このセマフ
ォーを引き続きポーリングする。セマフォーの値が資源
の使用可能を示したなら、プロセッサはＸＭＥＭ命令を
実行し、この命令によって最初にセマフォーの現在の値
をレジスタにロードし、ついでセマフォーに新しい値を
書き込んで、当該資源が現在使用中であることを示す。
マルチプロセッサ・システムで役立つ。特定のシステム
資源を使用したいプロセッサは、その資源が使用可能か
どうかを見るために、当該資源のセマフォーを読み取
る。資源が使用可能でない場合には、プロセッサは、定
期的にセマフォーを読み取ることによって、このセマフ
ォーを引き続きポーリングする。セマフォーの値が資源
の使用可能を示したなら、プロセッサはＸＭＥＭ命令を
実行し、この命令によって最初にセマフォーの現在の値
をレジスタにロードし、ついでセマフォーに新しい値を
書き込んで、当該資源が現在使用中であることを示す。
【００４１】ついでプロセッサはレジスタにロードされ
たセマフォーの値を見て、当該資源が使用中か使用可能
かを判定する。セマフォーが資源の使用可能を示すな
ら、プロセッサはＸＭＥＭ命令の開始時に資源が使用可
能であったことを知る。また先行技術の装置では、ＸＭ
ＥＭ命令中バスをロックする必要があったので、プロセ
ッサは、ＸＭＥＭ命令の読み取り部分と書き込み部分と
の間、他のプロセッサがセマフォーにアクセスできなか
ったことを知る。そのため、プロセッサは、結果として
衝突が起こらないということを踏まえて、自由に資源を
使用できる。
たセマフォーの値を見て、当該資源が使用中か使用可能
かを判定する。セマフォーが資源の使用可能を示すな
ら、プロセッサはＸＭＥＭ命令の開始時に資源が使用可
能であったことを知る。また先行技術の装置では、ＸＭ
ＥＭ命令中バスをロックする必要があったので、プロセ
ッサは、ＸＭＥＭ命令の読み取り部分と書き込み部分と
の間、他のプロセッサがセマフォーにアクセスできなか
ったことを知る。そのため、プロセッサは、結果として
衝突が起こらないということを踏まえて、自由に資源を
使用できる。
【００４２】しかしＸＭＥＭ命令の間にレジスタにロー
ドされたセマフォーが、当該資源の使用中を示す場合に
は、プロセッサはセマフォーの最新のポーリング読み取
りと、ＸＭＥＭ命令の実行の間に、別のプロセッサが当
該資源を獲得したことを知る。そのため資源が使用可能
状態を示すまで、プロセッサは資源を使用せず、代わり
に、セマフォーをポーリングし続けるべきであることを
知る。
ドされたセマフォーが、当該資源の使用中を示す場合に
は、プロセッサはセマフォーの最新のポーリング読み取
りと、ＸＭＥＭ命令の実行の間に、別のプロセッサが当
該資源を獲得したことを知る。そのため資源が使用可能
状態を示すまで、プロセッサは資源を使用せず、代わり
に、セマフォーをポーリングし続けるべきであることを
知る。
【００４３】先行のデータ処理装置では、メモリの内容
とレジスタの内容を交換するＸＭＥＭ命令は、あるバス
に関して、ＸＭＥＭ動作が発生しているときを示すバス
・ロック信号を伴っていた。メモリおよびバス・アービ
トレーション論理はこのバス・ロック信号を用いて、Ｘ
ＭＥＭ命令の読み取りとその後の書き込みが、バスの所
有権を獲得している別のプロセッサによって決して邪魔
されないように保証していた。プロセッサに対して、Ｘ
ＭＥＭ命令の読み取りとその後の書き込みが、分かち難
い一組の動作として実行されるように保証するために
は、ＸＭＥＭ命令の間、バスをロックしなければならな
かった。ＸＭＥＭ命令の読み取り部分と書き込み部分と
の間で、他のプロセッサがバスの所有権を獲得できた場
合には、ＸＭＥＭはセマフォー転送に役立たなくなる。
とレジスタの内容を交換するＸＭＥＭ命令は、あるバス
に関して、ＸＭＥＭ動作が発生しているときを示すバス
・ロック信号を伴っていた。メモリおよびバス・アービ
トレーション論理はこのバス・ロック信号を用いて、Ｘ
ＭＥＭ命令の読み取りとその後の書き込みが、バスの所
有権を獲得している別のプロセッサによって決して邪魔
されないように保証していた。プロセッサに対して、Ｘ
ＭＥＭ命令の読み取りとその後の書き込みが、分かち難
い一組の動作として実行されるように保証するために
は、ＸＭＥＭ命令の間、バスをロックしなければならな
かった。ＸＭＥＭ命令の読み取り部分と書き込み部分と
の間で、他のプロセッサがバスの所有権を獲得できた場
合には、ＸＭＥＭはセマフォー転送に役立たなくなる。
【００４４】しかしながら本発明では、ＸＭＥＭ読み取
りバス・サイクルと、ＸＭＥＭ書き込みバス・サイクル
との間、バスをロックする必要がない。そのため一部の
バス環境では、バスの潜在的処理能力が大幅に増加す
る。先行技術のデータ処理装置では、ＸＭＥＭ命令は読
み取り（「ロード」ともいう）の後に書き込み（「格
納」ともいう）が来ていた。本発明では、ＸＭＥＭ命令
の書き込み部分を、読み取り部分の前に実行できるので
ある。結果として、バスをロックする必要はない。たと
えば図３で、データ処理装置５４が、メモリ６８に位置
するセマフォーにアクセスすることを希望していると仮
定する。先行技術のシステムでは、３つのバス５８，６
４，７０はすべて、ＸＭＥＭ命令の読み取り部分とその
後の書き込み部分の両方の実行中、ロックしなければな
らなかった。しかし本発明では、ＸＭＥＭ命令の読み取
り部分と書き込み部分の両方の実行中、３つのバスすべ
てを絶えずロックしなくても、同じＸＭＥＭ命令を実行
できる。
りバス・サイクルと、ＸＭＥＭ書き込みバス・サイクル
との間、バスをロックする必要がない。そのため一部の
バス環境では、バスの潜在的処理能力が大幅に増加す
る。先行技術のデータ処理装置では、ＸＭＥＭ命令は読
み取り（「ロード」ともいう）の後に書き込み（「格
納」ともいう）が来ていた。本発明では、ＸＭＥＭ命令
の書き込み部分を、読み取り部分の前に実行できるので
ある。結果として、バスをロックする必要はない。たと
えば図３で、データ処理装置５４が、メモリ６８に位置
するセマフォーにアクセスすることを希望していると仮
定する。先行技術のシステムでは、３つのバス５８，６
４，７０はすべて、ＸＭＥＭ命令の読み取り部分とその
後の書き込み部分の両方の実行中、ロックしなければな
らなかった。しかし本発明では、ＸＭＥＭ命令の読み取
り部分と書き込み部分の両方の実行中、３つのバスすべ
てを絶えずロックしなくても、同じＸＭＥＭ命令を実行
できる。
【００４５】最初にＸＭＥＭ命令の書き込み部分を実行
すれば、ＸＭＥＭ命令の書き込み部分と読み取り部分と
の間、バスをロックする必要がない。先行技術のシステ
ムにおいてバスをロックするのに用いたバス信号は代わ
りに、ただＸＭＥＭ命令が現在実行中であることを示す
のに用いることができる。
すれば、ＸＭＥＭ命令の書き込み部分と読み取り部分と
の間、バスをロックする必要がない。先行技術のシステ
ムにおいてバスをロックするのに用いたバス信号は代わ
りに、ただＸＭＥＭ命令が現在実行中であることを示す
のに用いることができる。
【００４６】読み取りの前に書き込みを実行するＸＭＥ
Ｍ命令を実行する新しい方法は、変更ＳＭＥＭ命令と言
われる。今度は、セマフォーのアプリケーションにおけ
る変更ＸＭＥＭ命令の使用について説明しよう。
Ｍ命令を実行する新しい方法は、変更ＳＭＥＭ命令と言
われる。今度は、セマフォーのアプリケーションにおけ
る変更ＸＭＥＭ命令の使用について説明しよう。
【００４７】プロセッサが変更ＸＭＥＭ命令を実行する
場合、発生する最初のバス・サイクルは、セマフォーを
入れている記憶位置への書き込みである。プロセッサは
常に、当該資源が使用中であることを示す値を書き込
む。同じ書き込みバス・サイクルの間、どのプロセッサ
がＸＭＥＭ命令を開始したのかメモリが把握できるよう
に、プロセッサはプロセッサ識別値も送出する。バス信
号はＸＭＥＭ命令が現在実行中であることを示すのに使
用できる。メモリは、プロセッサから書き込みを受け取
ると、セマフォーの既存の値をバッファにロードし、つ
いで新しい値を同じ記憶位置に書き込む。適正なプロセ
ッサに適正なセマフォー値を返すことができるように、
メモリは、セマフォーのバッファ付き値と共にプロセッ
サ識別値も格納する。
場合、発生する最初のバス・サイクルは、セマフォーを
入れている記憶位置への書き込みである。プロセッサは
常に、当該資源が使用中であることを示す値を書き込
む。同じ書き込みバス・サイクルの間、どのプロセッサ
がＸＭＥＭ命令を開始したのかメモリが把握できるよう
に、プロセッサはプロセッサ識別値も送出する。バス信
号はＸＭＥＭ命令が現在実行中であることを示すのに使
用できる。メモリは、プロセッサから書き込みを受け取
ると、セマフォーの既存の値をバッファにロードし、つ
いで新しい値を同じ記憶位置に書き込む。適正なプロセ
ッサに適正なセマフォー値を返すことができるように、
メモリは、セマフォーのバッファ付き値と共にプロセッ
サ識別値も格納する。
【００４８】この時点で、セマフォーを読み取るプロセ
ッサはいずれも、資源が使用中であることを示す値を読
み取ることになる。またＸＭＥＭ命令の実行を試みるプ
ロセッサはいずれも、資源が使用中であることを示す同
じ値をセマフォーに書き込み直すだけである。
ッサはいずれも、資源が使用中であることを示す値を読
み取ることになる。またＸＭＥＭ命令の実行を試みるプ
ロセッサはいずれも、資源が使用中であることを示す同
じ値をセマフォーに書き込み直すだけである。
【００４９】注意すべき重要なことは、第２プロセッサ
が受け取るセマフォー値は、第１プロセッサが以前書き
込んだ値、すなわち、資源の使用中を示す値だというこ
とである。そのため第２プロセッサのＸＭＥＭ命令の読
み取り部分が第１プロセッサの読み取り部分よりも前に
実行される場合には、メモリは第２プロセッサの識別値
を受け取り、資源の使用中を示すセマフォー値を第２プ
ロセッサに返す。また第１プロセッサのＸＭＥＭ命令の
読み取り部分が最終的に実行されると、メモリは第１プ
ロセッサの識別値を受け取り、資源が使用可能であるこ
とを示すバッファ付きセマフォー値を返す。このため一
度に１つのプロセッサしか、資源が使用可能であること
を示すセマフォー値を受け取れない。
が受け取るセマフォー値は、第１プロセッサが以前書き
込んだ値、すなわち、資源の使用中を示す値だというこ
とである。そのため第２プロセッサのＸＭＥＭ命令の読
み取り部分が第１プロセッサの読み取り部分よりも前に
実行される場合には、メモリは第２プロセッサの識別値
を受け取り、資源の使用中を示すセマフォー値を第２プ
ロセッサに返す。また第１プロセッサのＸＭＥＭ命令の
読み取り部分が最終的に実行されると、メモリは第１プ
ロセッサの識別値を受け取り、資源が使用可能であるこ
とを示すバッファ付きセマフォー値を返す。このため一
度に１つのプロセッサしか、資源が使用可能であること
を示すセマフォー値を受け取れない。
【００５０】もう一度図３において、データ処理装置５
４がメモリ６８に位置するセマフォーにアクセスするこ
とを希望していると仮定する。プロセッサ５４は変更Ｘ
ＭＥＭ命令を実行する。第１バス・サイクルは、データ
処理装置５４からメモリ６８への書き込みである。デー
タ処理装置５４は書き込みのために３つのバス５８，６
４，７０すべてを使用しなければならないが、バス・ロ
ックは必要ない。１回のバス・サイクル書き込みの後、
データ処理装置５４はバスの所有権を放棄し、他のプロ
セッサが自由に当該バスを使用できる。データ処理装置
５４が３つのバスのアービトレーションを行い、再び所
有権を取り戻すと、ＸＭＥＭ命令の読み取り部分が実行
され、データ処理装置は、セマフォーの適正な値を受け
取ることができる。
４がメモリ６８に位置するセマフォーにアクセスするこ
とを希望していると仮定する。プロセッサ５４は変更Ｘ
ＭＥＭ命令を実行する。第１バス・サイクルは、データ
処理装置５４からメモリ６８への書き込みである。デー
タ処理装置５４は書き込みのために３つのバス５８，６
４，７０すべてを使用しなければならないが、バス・ロ
ックは必要ない。１回のバス・サイクル書き込みの後、
データ処理装置５４はバスの所有権を放棄し、他のプロ
セッサが自由に当該バスを使用できる。データ処理装置
５４が３つのバスのアービトレーションを行い、再び所
有権を取り戻すと、ＸＭＥＭ命令の読み取り部分が実行
され、データ処理装置は、セマフォーの適正な値を受け
取ることができる。
【００５１】ここでも一度に１つのプロセッサしか、資
源の使用可能状態を示すセマフォー値を受け取らないの
で、重要な一貫性が保たれている。また先行技術のシス
テムではＸＭＥＭ命令の読み取り部分と書き込み部分と
の間、バスのロックを必要としたが、この一貫性はロッ
クしなくても得られる。
源の使用可能状態を示すセマフォー値を受け取らないの
で、重要な一貫性が保たれている。また先行技術のシス
テムではＸＭＥＭ命令の読み取り部分と書き込み部分と
の間、バスのロックを必要としたが、この一貫性はロッ
クしなくても得られる。
【００５２】注意すべきことは、変更ＸＭＥＭ命令にお
いては、どのプロセッサが変更ＸＭＥＭ命令を実行して
いるか示すために、なんらかの方法で、書き込みサイク
ルおよび読み取りサイクルに標識を付ける必要があるこ
とである。この表示を行わない場合には、システムは、
ＸＭＥＭ転送中にメモリに書き込みを行う第１プロセッ
サが、資源の使用可能状態を示す初期セマフォー値を読
み取って受け取る唯一のプロセッサであるように保証す
ることによって、一貫性を確保する必要がある。ＸＭＥ
Ｍ転送では、ＸＭＥＭ命令の間になんらかの順序で発生
する段階、すなわち、読み取りバス・サイクルと書き込
みバス・サイクルを必要とする。
いては、どのプロセッサが変更ＸＭＥＭ命令を実行して
いるか示すために、なんらかの方法で、書き込みサイク
ルおよび読み取りサイクルに標識を付ける必要があるこ
とである。この表示を行わない場合には、システムは、
ＸＭＥＭ転送中にメモリに書き込みを行う第１プロセッ
サが、資源の使用可能状態を示す初期セマフォー値を読
み取って受け取る唯一のプロセッサであるように保証す
ることによって、一貫性を確保する必要がある。ＸＭＥ
Ｍ転送では、ＸＭＥＭ命令の間になんらかの順序で発生
する段階、すなわち、読み取りバス・サイクルと書き込
みバス・サイクルを必要とする。
【００５３】さらに本発明では、ＸＭＥＭ命令が標準Ｘ
ＭＥＭ命令として実行されるのか、または変更ＸＭＥＭ
命令として実行されるのかユーザが判定できるようにし
ている。標準ＸＭＥＭ命令は既存の多くのバス環境で依
然必要とされており、読み取りサイクルの後に書き込み
サイクルを実行する。変更ＸＭＥＭ命令は分割トランザ
クション・バス・システムにおいて帯域幅を改善するの
に必要とされており、これはバッファ付き書き込みサイ
クルの後に読み取りサイクルを実行する。
ＭＥＭ命令として実行されるのか、または変更ＸＭＥＭ
命令として実行されるのかユーザが判定できるようにし
ている。標準ＸＭＥＭ命令は既存の多くのバス環境で依
然必要とされており、読み取りサイクルの後に書き込み
サイクルを実行する。変更ＸＭＥＭ命令は分割トランザ
クション・バス・システムにおいて帯域幅を改善するの
に必要とされており、これはバッファ付き書き込みサイ
クルの後に読み取りサイクルを実行する。
【００５４】本実施例では、ユーザは、ＸＭＥＭ命令が
標準ＸＭＥＭ命令として実行されるのか、または変更Ｘ
ＭＥＭ命令として実行されるのか判定するために、制御
レジスタ・ビットを用いている。使用する制御ビット
は、図２に示すＸＭＥＭ制御ビット５２である。本実施
例では、ＸＭＥＭ制御ビット５２が、デジタル論理状態
「ゼロ」に相当する２進数のゼロ値の場合には、標準Ｘ
ＭＥＭ命令が実行される。ＸＭＥＭ制御ビット５２がデ
ジタル論理状態「１」に相当する２進数の１の値をとる
場合には、変更ＸＭＥＭ命令が実行される。
標準ＸＭＥＭ命令として実行されるのか、または変更Ｘ
ＭＥＭ命令として実行されるのか判定するために、制御
レジスタ・ビットを用いている。使用する制御ビット
は、図２に示すＸＭＥＭ制御ビット５２である。本実施
例では、ＸＭＥＭ制御ビット５２が、デジタル論理状態
「ゼロ」に相当する２進数のゼロ値の場合には、標準Ｘ
ＭＥＭ命令が実行される。ＸＭＥＭ制御ビット５２がデ
ジタル論理状態「１」に相当する２進数の１の値をとる
場合には、変更ＸＭＥＭ命令が実行される。
【００５５】これに代わる方法として、本発明の他の実
施例では、ユーザが、実行するＸＭＥＭ命令の種類を選
択できる別の方法として、ＸＭＥＭ制御ビット５２の代
わりに、制御ピン２７を使用できる。制御ピン２７の上
に、デジタル論理状態「１」に相当する電圧、またはデ
ジタル論理状態「０」に相当する電圧をかけることによ
って、ユーザは実行するＸＭＥＭ命令の種類を選択でき
る。図１に示すように、制御ピン２７はロード／格納実
行装置２０に直接接続できる。このピンは外部バス１２
に結合してもしなくてもよい。これに代わる方法とし
て、ピンを外部バス１２およびバス・インタフェース４
８に接続することもできる。この場合、ロード／格納実
行装置２０は、命令キャッシュ４４，スーパースカラ命
令装置２４および内部バス２６を介して、ピンから制御
情報を受け取ることができる。
施例では、ユーザが、実行するＸＭＥＭ命令の種類を選
択できる別の方法として、ＸＭＥＭ制御ビット５２の代
わりに、制御ピン２７を使用できる。制御ピン２７の上
に、デジタル論理状態「１」に相当する電圧、またはデ
ジタル論理状態「０」に相当する電圧をかけることによ
って、ユーザは実行するＸＭＥＭ命令の種類を選択でき
る。図１に示すように、制御ピン２７はロード／格納実
行装置２０に直接接続できる。このピンは外部バス１２
に結合してもしなくてもよい。これに代わる方法とし
て、ピンを外部バス１２およびバス・インタフェース４
８に接続することもできる。この場合、ロード／格納実
行装置２０は、命令キャッシュ４４，スーパースカラ命
令装置２４および内部バス２６を介して、ピンから制御
情報を受け取ることができる。
【００５６】また代わりの方法として、本発明のさらに
他の実施例では、実行するＸＭＥＭ命令の種類をユーザ
が選択できる方法として、命令自体の２進符号内部の１
つまたは複数のビットのビット・フィールドを、制御レ
ジスタ・ビットの代わりに使用できる。本実施例の１つ
における命令は、複数のビット・フィールドに配列され
た３２個のビットによって構成される。他の実施例で
は、合計ビット数が３２個以上でも以下でもよい。ＸＭ
ＥＭ命令の適正なビット・フィールドに適正な２進値を
入れることにより、ユーザは、実行するＸＭＥＭ命令の
種類を選択できる。たとえば、１つのビットのビット・
フィールドを２進数のゼロ値と共に用いて標準ＸＭＥＭ
命令を表したり、２進数の１の値と共に用いて変更ＸＭ
ＥＭ命令を表したりできる。
他の実施例では、実行するＸＭＥＭ命令の種類をユーザ
が選択できる方法として、命令自体の２進符号内部の１
つまたは複数のビットのビット・フィールドを、制御レ
ジスタ・ビットの代わりに使用できる。本実施例の１つ
における命令は、複数のビット・フィールドに配列され
た３２個のビットによって構成される。他の実施例で
は、合計ビット数が３２個以上でも以下でもよい。ＸＭ
ＥＭ命令の適正なビット・フィールドに適正な２進値を
入れることにより、ユーザは、実行するＸＭＥＭ命令の
種類を選択できる。たとえば、１つのビットのビット・
フィールドを２進数のゼロ値と共に用いて標準ＸＭＥＭ
命令を表したり、２進数の１の値と共に用いて変更ＸＭ
ＥＭ命令を表したりできる。
【００５７】図１で、ＸＭＥＭ命令に属するビット・フ
ィールドを用いてＸＭＥＭ命令の段階もしくはタスクの
順序を選択する場合でも、ＸＭＥＭ命令は依然、他の命
令と同じ方法で、データ処理装置１０が受け取る。他の
命令同様、ＸＭＥＭ命令は外部バス１２からバス・イン
タフェース４８によって受け取られる。ＸＭＥＭ命令の
各種のビット・フィールドは、ＸＭＥＭ命令の段階もし
くはタスクの順序を選択するのに用いるビット・フィー
ルドを除き、他の命令のビット・フィールドと同じよう
に用いられる。このタスク順序付けビット・フィールド
は、命令の実行を制御するのに用いられるロード／格納
実行装置２０に転送される。本実施例では、タスク順序
付けビット・フィールドは、命令キャッシュ４４，スー
パースカラ命令装置２４および内部バス２６を介して、
ロード／格納実行装置２０に転送される。
ィールドを用いてＸＭＥＭ命令の段階もしくはタスクの
順序を選択する場合でも、ＸＭＥＭ命令は依然、他の命
令と同じ方法で、データ処理装置１０が受け取る。他の
命令同様、ＸＭＥＭ命令は外部バス１２からバス・イン
タフェース４８によって受け取られる。ＸＭＥＭ命令の
各種のビット・フィールドは、ＸＭＥＭ命令の段階もし
くはタスクの順序を選択するのに用いるビット・フィー
ルドを除き、他の命令のビット・フィールドと同じよう
に用いられる。このタスク順序付けビット・フィールド
は、命令の実行を制御するのに用いられるロード／格納
実行装置２０に転送される。本実施例では、タスク順序
付けビット・フィールドは、命令キャッシュ４４，スー
パースカラ命令装置２４および内部バス２６を介して、
ロード／格納実行装置２０に転送される。
【００５８】要約すると、変更ＸＭＥＭ命令は、ＸＭＥ
Ｍ転送中にバスをロックする必要をなくすることによっ
て、分割トランザクション・バスの帯域幅を潜在的に増
加できる。ＸＭＥＭ制御ビット５２によって、ユーザ
は、各自のシステムに最適なＸＭＥＭ命令を選択でき
る。標準バス環境のシステムを有するユーザは、標準Ｘ
ＭＥＭ命令を選択できる。また分割トランザクション・
バスとより複雑なバス環境を有するユーザは、変更ＸＭ
ＥＭ命令を選択できる。このソフトウェア制御を用いれ
ば、同じデータ処理装置１０によって、各種のバス環境
を利用するユーザのニーズに答えることができる。また
このソフトウェア制御によって、ユーザは、各自のシス
テムのためにデータ処理装置１０を最適化できる。
Ｍ転送中にバスをロックする必要をなくすることによっ
て、分割トランザクション・バスの帯域幅を潜在的に増
加できる。ＸＭＥＭ制御ビット５２によって、ユーザ
は、各自のシステムに最適なＸＭＥＭ命令を選択でき
る。標準バス環境のシステムを有するユーザは、標準Ｘ
ＭＥＭ命令を選択できる。また分割トランザクション・
バスとより複雑なバス環境を有するユーザは、変更ＸＭ
ＥＭ命令を選択できる。このソフトウェア制御を用いれ
ば、同じデータ処理装置１０によって、各種のバス環境
を利用するユーザのニーズに答えることができる。また
このソフトウェア制御によって、ユーザは、各自のシス
テムのためにデータ処理装置１０を最適化できる。
【００５９】ＸＭＥＭ制御ビット５２は、単にＸＭＥＭ
命令を実施するのに必要な段階もしくはタスクの順序を
変更するだけであることに注意すべきである。ＸＭＥＭ
命令を実行する場合、ＸＭＥＭ制御ビット５２の論理状
態と関係なく、常に同じ段階もしくはタスクが実行され
るのであり、段階もしくはタスクの順序だけが変更され
る。このため命令の結果もしくは成果はユーザにとって
同じである。標準および変更ＸＭＥＭ命令の両方の成果
もしくは結果として、レジスタ内の数値と記憶位置の値
が交換される。しかしユーザがこの命令の実行に用いる
段階の順序を選択できるという事実によって、結果とし
て一定のバス環境ではバス帯域幅を大幅に改善できる。
命令を実施するのに必要な段階もしくはタスクの順序を
変更するだけであることに注意すべきである。ＸＭＥＭ
命令を実行する場合、ＸＭＥＭ制御ビット５２の論理状
態と関係なく、常に同じ段階もしくはタスクが実行され
るのであり、段階もしくはタスクの順序だけが変更され
る。このため命令の結果もしくは成果はユーザにとって
同じである。標準および変更ＸＭＥＭ命令の両方の成果
もしくは結果として、レジスタ内の数値と記憶位置の値
が交換される。しかしユーザがこの命令の実行に用いる
段階の順序を選択できるという事実によって、結果とし
て一定のバス環境ではバス帯域幅を大幅に改善できる。
【００６０】本発明は特定の命令、すなわちＸＭＥＭ命
令に関連して説明しているが、複数の段階もしくはタス
クを有するいずれの命令についても使用できる。本発明
によって、ユーザは、命令の段階もしくはタスクの順序
を変更できる。ここで検討しているＸＭＥＭ命令は２通
りの順序しかないが、本発明の他の実施例では、複数の
制御ビットを用いて、被選択命令の段階もしくはタスク
の複数通りの順序の中から選択することができる。
令に関連して説明しているが、複数の段階もしくはタス
クを有するいずれの命令についても使用できる。本発明
によって、ユーザは、命令の段階もしくはタスクの順序
を変更できる。ここで検討しているＸＭＥＭ命令は２通
りの順序しかないが、本発明の他の実施例では、複数の
制御ビットを用いて、被選択命令の段階もしくはタスク
の複数通りの順序の中から選択することができる。
【００６１】本発明は、特定の実施例について説明して
きたが、当業者はさらに変形および改良を加えられよ
う。
きたが、当業者はさらに変形および改良を加えられよ
う。
【００６２】したがって本発明は説明した特定の形態に
限定されないこと、また本発明の精神および範囲から逸
脱しないすべての変更をカバーすることが添付クレイム
で意図されていることが、是とされる。
限定されないこと、また本発明の精神および範囲から逸
脱しないすべての変更をカバーすることが添付クレイム
で意図されていることが、是とされる。
【図１】本発明の１つの実施例に従って、データ処理シ
ステムおよびバスをブロック図形式で示したものであ
る。
ステムおよびバスをブロック図形式で示したものであ
る。
【図２】本発明の１つの実施例に従って、図１の制御レ
ジスタ・ファイルをブロック図形式で示したものであ
る。
ジスタ・ファイルをブロック図形式で示したものであ
る。
【図３】本発明の１つの実施例に従って、階層的バス・
システムをブロック図形式で示したものである。
システムをブロック図形式で示したものである。
１０ データ処理装置 １２ 外部バス １４ 整数装置 １６ 浮動小数点装置 １８ グラフィック装置 ２０ ロード／格納実行装置 ２２ レジスタ・ファイル ２４ スーパースカラ命令装置 ２７ 制御ピン ２８ 目標命令キャッシュ ３０ データ・キャッシュＭＭＵ ３２，４０ メモリ管理装置 ３４，４２ タグ ３６ データ・キャッシュ ３８ 命令キャッシュＭＭＵ ４４ 命令キャッシュ ４６ 制御レジスタ・ファイル ４８ バス・インタフェース ５０ 制御レジスタ ５２ ＸＭＥＭ制御ビット ５４，６０，６６ データ処理装置 ５６，６２，６８ メモリ ５８，６４，７０，７８ バス ７２，７４，７６ バス・スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ・ビー・ガレット アメリカ合衆国テキサス州オースティン、 385、スパイグラス・アパートメント1781 (72)発明者 カーラ・バスデン・ペペ アメリカ合衆国テキサス州オースティン、 シャンハイ・ピアス・ロード5910
Claims (3)
- 【請求項１】 複数の段階を有する命令を実行できるデ
ータ処理装置（１０）であって、前記装置は：命令の実
行を制御する第１手段（２０）；および前記第１手段に
結合されており、第１論理状態および第２論理状態を有
する第２手段（５２または２７）であって、前記第２手
段（５２または２７）が前記第１論理状態にある場合に
は、前記第１手段（２０）に第１順序で複数の段階を実
行せしめ、前記第２手段（５２または２７）が前記第２
論理状態にある場合には、前記第１手段（２０）に、第
２順序で複数の段階を実行せしめるための前記第２手段
（５２または２７）；によって構成されることを特徴と
するデータ処理装置。 - 【請求項２】 外部メモリ（５６）に結合でき、また命
令を実行できるデータ処理装置（１０）であって、前記
装置（１０）は：命令の実行を制御する第１手段（２
０）；および前記第１手段に結合されており、第１論理
状態および第２論理状態（２０）を有する第２手段（５
２または２７）であって、前記第２手段（５２または２
７）が前記第１論理状態にある場合には、前記第１手段
（２０）に、命令の読み取り段階の実行後、命令の書き
込み段階を実行せしめ、前記第２手段（５２または２
７）が前記第２論理状態にある場合には、前記第１手段
（２０）に、命令の書き込み段階の実行後、命令の読み
取り段階を実行せしめるための前記第２手段（５２また
は２７）；によって構成されることを特徴とするデータ
処理装置。 - 【請求項３】 データ処理装置（１０）において命令を
実行するのに必要な複数のタスクの順序を決定する方法
であって、前記方法は：前記データ処理装置（１０）の
ユーザが、制御手段（５２または２７）の論理状態を決
定できるようにする段階；前記制御手段（５２または２
７）を用いて、命令のための複数のタスクの第１順序
と、同じ命令のための同じ複数のタスクの第２順序の内
１つを、被選択順序として選択する段階；および前記被
選択順序を用いて命令を実行する段階；によって構成さ
れることを特徴とする複数のタスクの順序を決定する方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US83747092A | 1992-02-14 | 1992-02-14 | |
| US837470 | 1992-02-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06119297A true JPH06119297A (ja) | 1994-04-28 |
| JP3431941B2 JP3431941B2 (ja) | 2003-07-28 |
Family
ID=25274538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04608593A Expired - Lifetime JP3431941B2 (ja) | 1992-02-14 | 1993-02-12 | データ処理システムにおける命令の実行順序を決定する方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5594880A (ja) |
| EP (1) | EP0555680B1 (ja) |
| JP (1) | JP3431941B2 (ja) |
| KR (1) | KR100315880B1 (ja) |
| DE (1) | DE69326705T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3411300B2 (ja) * | 1992-02-18 | 2003-05-26 | 株式会社日立製作所 | 情報処理装置 |
| US5734874A (en) * | 1994-04-29 | 1998-03-31 | Sun Microsystems, Inc. | Central processing unit with integrated graphics functions |
| US5732244A (en) * | 1995-07-24 | 1998-03-24 | Unisys Corp. | Multiprocessor with split transaction bus architecture for sending retry direction to other bus module upon a match of subsequent address bus cycles to content of cache tag |
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| US5794068A (en) * | 1996-03-18 | 1998-08-11 | Advanced Micro Devices, Inc. | CPU with DSP having function preprocessor that converts instruction sequences intended to perform DSP function into DSP function identifier |
| US5754878A (en) * | 1996-03-18 | 1998-05-19 | Advanced Micro Devices, Inc. | CPU with DSP function preprocessor having pattern recognition detector that uses table for translating instruction sequences intended to perform DSP function into DSP macros |
| US5781792A (en) * | 1996-03-18 | 1998-07-14 | Advanced Micro Devices, Inc. | CPU with DSP having decoder that detects and converts instruction sequences intended to perform DSP function into DSP function identifier |
| FR2759472B1 (fr) * | 1997-02-12 | 1999-05-07 | Thomson Csf | Registre semaphore rapide a fonctionnement securise sans protocole de bus specifique |
| US6263425B1 (en) * | 1997-07-08 | 2001-07-17 | National Semiconductor Corporation | Circuit that implements semaphores in a multiprocessor environment without reliance on atomic test and set operations of the processor cores |
| US6000029A (en) | 1997-11-03 | 1999-12-07 | Motorola, Inc. | Method and apparatus for affecting subsequent instruction processing in a data processor |
| US6032178A (en) * | 1998-01-12 | 2000-02-29 | Siemens Aktiengesellschaft | Method and arrangement for data transmission between units on a bus system selectively transmitting data in one of a first and a second data transmission configurations |
| US6415369B1 (en) * | 2000-08-29 | 2002-07-02 | Agere Systems Guardian Corp. | Shared devices and memory using split bus and time slot interface bus arbitration |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3699526A (en) * | 1971-03-26 | 1972-10-17 | Ibm | Program selection based upon intrinsic characteristics of an instruction stream |
| US3886525A (en) * | 1973-06-29 | 1975-05-27 | Ibm | Shared data controlled by a plurality of users |
| US4142246A (en) * | 1976-12-23 | 1979-02-27 | Fuji Electric Company, Ltd. | Sequence controller with dynamically changeable program |
| US4336602A (en) * | 1979-09-24 | 1982-06-22 | Control Data Corporation | Network for generating modified microcode addresses |
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| US4594657A (en) * | 1983-04-22 | 1986-06-10 | Motorola, Inc. | Semaphore for memory shared by two asynchronous microcomputers |
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| US4722049A (en) * | 1985-10-11 | 1988-01-26 | Unisys Corporation | Apparatus for out-of-order program execution |
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| US4933901A (en) * | 1988-01-11 | 1990-06-12 | Texas Instruments Incorporated | Method for assigning priority to read and write requests received closely in time |
| US5088048A (en) * | 1988-06-10 | 1992-02-11 | Xerox Corporation | Massively parallel propositional reasoning |
| US5163140A (en) * | 1990-02-26 | 1992-11-10 | Nexgen Microsystems | Two-level branch prediction cache |
-
1993
- 1993-01-25 DE DE69326705T patent/DE69326705T2/de not_active Expired - Fee Related
- 1993-01-25 EP EP93101064A patent/EP0555680B1/en not_active Expired - Lifetime
- 1993-02-11 KR KR1019930001832A patent/KR100315880B1/ko not_active IP Right Cessation
- 1993-02-12 JP JP04608593A patent/JP3431941B2/ja not_active Expired - Lifetime
-
1994
- 1994-05-17 US US08/243,731 patent/US5594880A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5594880A (en) | 1997-01-14 |
| DE69326705T2 (de) | 2000-04-27 |
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