JPH1173403A

JPH1173403A - クロスバスイッチ制御回路

Info

Publication number: JPH1173403A
Application number: JP23507997A
Authority: JP
Inventors: Toshiyuki Muta; 俊之牟田; Koichi Odawara; 孝一小田原; Shinya Kato; 慎哉加藤; Kazuyasu Nonomura; 一泰野々村; Toru Watabe; 徹渡部; Takayuki Shimamura; 貴之島村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】マルチプロセッサとメモリ間をクロスバによ
り結合する情報処理装置のクロスバ制御装置において、
データパスを無駄なく使用し、また、データ転送とデー
タ転送の間のデッドサイクルの発生を抑えて、性能向上
を図る。【解決手段】データ転送シーケンサ部２１は、要求の
内容を表す情報（データ長／方向）と要求信号を要求先
であるポート別の信号を用いて生成する。要求先ポート
のポート調停部２２は、要求の内容を示す情報と要求信
号と要求の内容別ビジー信号を入力して調停を行い、選
択されたデータ転送シーケンサの識別子を表す信号を生
成する。パス制御部２３は、要求の内容を表す情報と選
択されたデータ転送シーケンサの識別子を基に、データ
のパス制御を行うと同時に、そのパス〜ポートに対応す
るビジー信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
とメモリをクロスバスイッチによって結合した情報処理
装置に関し、特に、情報処理装置におけるクロスバスイ
ッチの制御装置に関する。

【０００２】

【従来の技術】従来より、マルチプロセッサとメモリを
クロスバスイッチ（以下の説明においては、クロスバス
イッチを「クロスバ」と略称する。）によって結合する
ことが、性能上有利であることは知られていたが、コス
トの面から引き合わなかったため、採用されることは少
なかった。

【０００３】近年、プロセッサの著しい性能向上に伴
い、プロセッサとメモリ間及び、プロセッサ間のトラヒ
ックが増大し、マルチプロセッサ結合において従来のバ
ス方式の性能面での限界が見えてきた。そこで、パケッ
ト方式によるバス結合によってバスネックの改善が行わ
れてきた。今日、更なる性能に対する要求の高まりと、
ＬＳＩの規模の拡大、ゲート単価の低価格化、ＣＰＵの
バス幅拡大などの要因から、クロスバによるプロセッ
サ、メモリの接続方法がにわかに脚光を浴びている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
マルチプロセッサとメモリ間をクロスバにより結合する
情報処理装置においては、データパスを無駄なく使用す
ることが困難であり、また、データ転送とデータ転送の
間にデッドサイクルが発生するため、期待する性能向上
が得られなかった。

【０００５】本発明は、マルチプロセッサとメモリ間を
クロスバにより結合する情報処理装置において、データ
パスを無駄なく使用し、また、データ転送とデータ転送
の間のデッドサイクルの発生を最小限に抑えて、性能向
上を図ることを目的とするものである。

【０００６】

【課題を解決するための手段】本発明は、上記目的を達
成するためなされたものである。本発明は、少なくとも
３つのポートを有し、これらポートの内、任意の２つの
ポート間でデータ転送が可能なクロスバを制御する装置
を対象とする。本発明のクロスバ制御装置は、マスタ別
に存在するデータ転送シーケンサ部と、このデータ転送
シーケンサ部からのデータ転送要求を調停するポート調
停部と、前記ポート間の経路を制御するパス制御部とか
ら構成される。

【０００７】このクロスバ制御装置において、前記デー
タ転送シーケンサ部は、データの転送元のポートへのデ
ータ受信要求を生成し、この要求が前記ポート調停部で
選択された後、データ転送先のポートへのデータ送出要
求を生成し、また、前記パス制御部に要求の内容を示す
情報を送出する。前記ポート調停部は、データ受信要求
又はデータ送出要求を受けて、当該ポートがビジーでな
い時、調停を行い、調停の結果を選択されたデータ転送
シーケンサ部及びパス制御部に対して選択通知を行う。
前記パス制御部は、前記選択通知を受けて、前記要求の
内容を示す情報から使用するポートのビジー期間を作成
し、これを対応するポート調停部に通知して後続のデー
タ転送の開始可能タイミングを通知し、更に、クロスバ
スイッチへのパス制御信号を生成する。

【０００８】これにより、各ポート調停部は、現在転送
中のデータの方向と、次に要求されている要求との関係
で、最も早期に転送可能な要求を選択することができ
る。また、本発明においては、２以上のクロスバを組み
合わせて使用することができる。この場合、クロスバと
して、各クロスバを連結する専用のポートが設けられた
クロスバを使用する。

【０００９】このクロスバ制御装置において、前記デー
タ転送シーケンサ部は、データの転送元のポートへのデ
ータ受信要求を生成し、この要求が前記ポート調停部で
選択された後、クロスバスイッチ間転送要求及びデータ
転送先のポートへのデータ送出要求を生成し、また、前
記パス制御部に要求の内容を示す情報を送出する。前記
ポート調停部は、データ受信要求、クロスバ間転送要
求、又はデータ送出要求を受けて、当該ポートがビジー
でない時、調停を行い、調停の結果を選択されたデータ
転送シーケンサ部及びパス制御部に対して選択通知を行
う。前記パス制御部は、前記選択通知を受けて、前記要
求の内容を示す情報から使用するポートのビジー期間を
作成し、これを対応するポート調停部に通知して後続の
データ転送の開始可能タイミングを通知し、更に、クロ
スバスイッチへのパス制御信号を生成する。

【００１０】

【発明の実施の形態】以下、本発明の実施形態について
図を用いて説明をする。図１は、１つのクロスバを使用
してマスタとスレーブを結合した情報処理装置の構成を
示す。図１において、１は、クロスバで、Ａ，Ｂ，Ｅ，
Ｆの４つのポートを有する。２つのマスタ２，３と２つ
のスレーブ４，５が、クロスバ１の各ポートＡ，Ｂ，
Ｅ，Ｆで結合される。なお、マスタ２，３はＣＰＵであ
り、スレーブ４，５はメモリ又は入出力機器などの資源
である。６は、クロスバ１を制御するクロスバ制御部で
ある。

【００１１】図２は、２つのクロスバを使用してマスタ
とスレーブを結合した情報処理装置の構成を示す。図２
の情報処理装置は、２つのクロスバ１，９を備える。第
１のクロスバ１は、ポートＸ０，Ｘ１を有する点を除い
て図１と同様である。第２のクロスバ９は、第１のクロ
スバと同様な構成を有し、２つのマスタ７，８と２つの
スレーブ１０，１１が各ポートＣ，Ｄ，Ｇ，Ｈで結合さ
れる。また、ポートＸ０，Ｘ１を有する。そして、第１
のクロスバ１と第２のクロスバ９は、ポートＸ０，Ｘ１
で結合される。

【００１２】なお、本発明においては、クロスバの数は
１又は２に限定されることなく、１以上の任意の数のク
ロスバを使用することができる。図３を用いてクロスバ
の内部構成を示す。図３は第１のクロスバ１の内部構成
を示す。第２のクロスバ９は、ポートに付けられた符号
が異なるだけで、その内部構成は第１のクロスバ１と同
様である。

【００１３】クロスバ１は、マスタ２，３とスレーブ
４，５と他のクロスバ９を任意の組み合わせで内部的に
結合することができる。また、クロスバ１においては、
ポートの競合がない限り、転送は平行して実行できるよ
うに構成制御される。クロスバ１は、ポートごとに同一
の回路を保持する。各ポートＡ，Ｂ，Ｅ，Ｆ，ＸＯは、
出力部にデータバッファとしてレジスタ１２を備える。

【００１４】図４に、各ポートＡ〜Ｈ，ＸＯにおけるレ
ジスタ１２の構成を示す。各ポートＡ〜Ｈ，ＸＯにおけ
る出力部のレジスタ１２は、入力ポート別のデータバッ
ファ、即ち、Ａポート専用バッファ１２１〜ＸＩポート
専用バッファ１２５を有する。例えば、図に示すレジス
タ１２がポートＢ用であるとすると、ポートＡから入力
されたデータは、ポートＢの５つのバッファの内、Ａポ
ート専用バッファ１２１に格納される。また、ポートＢ
からの出力指示があると、付加情報として入力ポートＡ
が示されることにより、Ａポート専用のバッファ１２１
を選択してそのデータを出力する。なお、レジスタ１２
は、複数ポートからの入力データを同時に格納できる。

【００１５】図５は、クロスバ制御部６の構成を示す。
なお、図５においては、図面を簡明にするため、マスタ
及びポートの数を少なく表示している。クロスバ制御部
６は、データ転送シーケンサ部２１とポート調停部２２
とパス制御部２３とからなる。データ転送シーケンサ部
２１は、データ転送の起動元（マスタ０，１）ごとに存
在する。ポート調停部２２は、ポート（Ａ，Ｂ，Ｃ，
Ｄ）ごとに存在する。パス制御部２３は、データ転送の
起動元（マスタ０，１）ごとに存在する。

【００１６】データ転送シーケンサ部２１は、データ転
送を行う際、ポート調停部２２に対して要求を出し、パ
ス制御部２３に対してコマンドを出す。ポート調停部２
２は、調停を行いその結果、許可信号を選択したデータ
転送シーケンサ部２１の起動元とパス制御部２３の起動
元に出力する。パス制御部２３は、クロスバ１及びデー
タ転送シーケンサ部２１に対してコマンドを出力すると
共に、各ポートＡ〜Ｄのビジー期間を算出して、これを
ポート調停部２２に通知する。

【００１７】以下、クロスバ制御部６の各部の詳細な構
成及び動作について説明する。なお、ポート調停部２２
については、当該技術分野で良く知られたものであるの
で、ここでの詳細な説明は省略する。図６は、データ転
送シーケンサ部２１の構成を示す。データ転送シーケン
サ部２１は、大別してステートマシン３１とその他の組
み合わせ回路とレジスタとから構成される。組み合わせ
回路として、ＲＥＱｘＤＥＣ（ｘ＝１，２，３、以下同
じ），ＲＥＱｘＧＡＴＥ，ＲＥＱＭＡＲＧＥ，ＧＲＴＤ
ＥＣ，ＧＲＴＧＥＮｘが設けられ、レジスタは転送タイ
プ保持部３２として使用される。なお、各組み合わせ回
路におけるｘは、上記のように１，２，３を表すもので
ある。例えば、図６のＲＥＱ１ＤＥＣ，ＲＥＱ２ＤＥ
Ｃ，ＲＥＱ３ＤＥＣを総称するときはＲＥＱｘＤＥＣと
表示する。

【００１８】ステートマシン３１は、データ転送の際、
ＳＴＡＲＴ信号で起動し、転送の詳細情報を転送タイプ
保持部３２へ出力し、第１〜第３の要求のタイミング信
号ＲＥＱｘをＲＥＱｘＧＡＴＥに出す。転送タイプ保持
部３２は、レジスタであり、リード／ライトの区別、デ
ータ量、ターゲットポートなどの転送の詳細情報を保持
する。ＲＥＱｘＤＥＣは、デコーダであり、第１〜第３
の要求のタイミング信号ＲＥＱｘがどのポートへ送出さ
れるべきかを示す信号を、転送タイプ保持部３２の情報
を基にしてポートごとに信号を対応させたビットマップ
を出力する。

【００１９】ＲＥＱｘＧＡＴＥは、ゲートであり、第１
〜第３の要求のタイミング信号ＲＥＱｘをＲＥＱｘＤＥ
Ｃで指定されたポートへ送出するもので、ポート別に信
号を出力する。この時、次のポート要求の禁止期間であ
れば要求送出をマスクする。ＲＥＱＭＡＲＧＥは、宛て
先ポート別に設けられ、第１〜第３要求をマージしてポ
ート調停部２２へ出力する。

【００２０】ＧＲＴＤＥＣは、デコーダであり、ポート
調停部２２から要求が選択されたことを通知された時、
送られてきたデータ転送シーケンサ識別子をデコードす
る。ＧＲＴＧＥＮｘは、信号発生器であり、ＧＲＴＤＥ
Ｃからの許可信号が第１〜第３の要求のどれに対応する
かを判定し、ポート調停成功を示す信号ＧＲＴｘをステ
ートマシン３１へ出力する。

【００２１】図７は、ステートマシン３１の遷移図を示
す。なお、本遷移図は、遷移をしないケースの条件は省
略してある。図において、現状態は、ステートマシンの
現状のステートを示し、次の欄は遷移条件を示す。この
遷移条件が成立すると、ステートマシンのステートは、
最後の欄に次状態として表示された次のステートへ遷移
する。

【００２２】現状態の内、ＩＤＬＥは、アイドルステ
ートである。ＲＥＱ１２は、第１及び第２ポートへの
要求タイミング信号、即ち、入力ポートへの転送要求タ
イミング信号と次のポートへの転送要求タイミング信号
を生成するステートである。ＲＥＱ１は、第１ポートへの要求タイミング信号を生
成するステートである。ＲＥＱ２は、第２ポートへの要求タイミング信号を生
成するステートである。ＲＥＱ３は、第３ポートへの要求タイミング信号を生
成するステートである。なお、第１ポート／第２ポート
／第３ポートとは、それぞれ転送の際に経由するポート
を順に表示したものである。

【００２３】遷移条件において、ＭＤ２とＭＤ３は、転
送で経由するポート数を示す信号である。ＭＤ２は２ポ
ート経由を意味し、１つのクロスバ内でデータ転送が行
われる場合を示す。ＭＤ３は３ポート経由を意味し、２
つのクロスバ（図２の１，９）間でデータ転送が行われ
る場合を示す。ＧＲＴ１／ＧＲＴ２／ＧＲＴ３は、それ
ぞれ対応する自シーケンサへの調停成功を示す信号で、
数字は転送の際に経由するポート順を示している。

【００２４】ステートマシン３１は、ステートＩＤＬＥ
から、ＳＴＡＲＴ信号で起動し、ステートＲＥＱ１２へ
進む。ステートＲＥＱ１２では、第１、第２ポートへの
転送要求タイミング信号生成を行う。遷移条件として経
由ポート数２（ＭＤ２）のとき、ＧＲＴ１＆ＧＲＴ２の
条件が成立するすると、ＩＤＬＥステートへ遷移する。
経由ポート数３（ＭＤ３）のとき、ＧＲＴ１＆ＧＲＴ２
が成立すると、ＲＥＱ３へ遷移する。経由ポート数に関
係なく、ＧＲＴ２が成立してＧＲＴ１が成立しない（＊
ＧＲＴ１）時は、ＲＥＱ１へ遷移する。ＧＲＴ１が成立
してＧＲＴ２が成立しない（＊ＧＲＴ２）時は、ＲＥＱ
２へ遷移する。

【００２５】ステートＲＥＱ１では、ＧＲＴ１が成立す
るとＲＥＱ２へ遷移する。ステートＲＥＱ２では、ＭＤ
２＆ＧＲＴ２が成立すると、ＩＤＬＥへ遷移し、ＭＤ３
＆ＧＲＴ２が成立するとＲＥＱ３へ遷移する。ステート
ＲＥＱ３では、ＧＲＴ３が成立するとＩＤＬＥへ遷移す
る。したがって、信号ＭＤ２オンのケースでは、次の３
つのステート遷移ルートがある。

【００２６】１）ＩＤＬＥ−ＲＥＱ１２−ＲＥＱ１−Ｒ
ＥＱ２−ＩＤＬＥ２）ＩＤＬＥ−ＲＥＱ１２−ＲＥＱ２−ＩＤＬＥ３）ＩＤＬＥ−ＲＥＱ１２−ＩＤＬＥ信号ＭＤ３オンのケースでは、次の３つのステート遷移
ルートがある。４）ＩＤＬＥ−ＲＥＱ１２−ＲＥＱ１−ＲＥＱ２−ＲＥ
Ｑ３−ＩＤＬＥ５）ＩＤＬＥ−ＲＥＱ１２−ＲＥＱ２−ＲＥＱ３−ＩＤ
ＬＥ６）ＩＤＬＥ−ＲＥＱ１２−ＲＥＱ３−ＩＤＬＥなお、上記１）４）は、ステートＲＥＱ１２でＧＲＴ１
／ＧＲＴ２を判定したとき、ＧＲＴ１がオンされず、Ｇ
ＲＴ２のみオンの場合である。このケースは、入力ポー
トが選択されず、後続のポートが選択されていることを
示している。この場合、次のポートが選択されたことは
無視し、最初からＲＥＱ１ステートで入力ポートの要求
をやり直し出力する。なお、パス制御部２３において
も、同様のステートマシン遷移を行い、ＧＲＴ１＝オ
フ、ＧＲＴＲ２＝オンの状態を無視するが、この点につ
いては後述する。

【００２７】図８に、転送タイプ保持部、ＲＥＱｘＤＥ
Ｃ、ＲＥＣｘＧＡＴＥ及びＲＥＱＭＡＲＧＥの詳細な構
成を示す。転送タイプ保持部３１は、転送の詳細情報
（リード／ライトの区別、データ量、ターゲットポート
など）に基づいて、ＲＥＱｘＤＥＣに対して、リードと
ライトの別を示す信号ＲＥＡＤ，マスタを識別するマス
タＩＤ，スレーブを識別するスレーブＩＤを出力する。
ＲＥＱｘＤＥＣは、これらの入力から、要求のタイミン
グ信号ＲＥＱｘがどのポートへ送出されるべきかを示す
信号をマップを用いて生成する。

【００２８】図９、図１０にＲＥＱｘＤＥＣが使用する
マップを示す。信号ＲＥＡＤは、リードの場合、値
「１」をとり、ライトの場合、値「０」をとる。マスタ
ＩＤは「００」〜「１１」の値をとる。スレーブＩＤは
「００１」〜「１１１」の値をとる。なお、マスタ００
〜１１は、スレーブ機能を併せ持ち、スレーブＩＤ（０
００〜０１１）に対応する。ＲＥＱｘＤＥＣの出力信号
は、信号名ＲＥＱｘ＿ｙとされる。なお、ｘ＝１，２，
３であり、ｙはＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｘ
Ｏ，ＸＩを意味する。

【００２９】図９，図１０のマップにおいて、点線で示
した部分は信号「０」を表す。転送タイプ保持部３２か
ら、ＲＥＡＤ「１」、マスタＩＤ「００」、スレーブＩ
Ｄ「０００」が入力されると、ＲＥＱ１ＤＥＣでは、ポ
ートＡに「１」が、その他のポートＢ〜Ｈには「０」が
出力され、ＲＥＱ２ＤＥＣでは、ポートＡに「１」が、
その他のポートＢ〜Ｈ，ＸＯ，ＸＩには「０」が出力さ
れ、ＲＥＱ３ＤＥＣでは、全てのポートＡ〜Ｈに「０」
が出力され、図８に戻ると、ＲＥＱｘＤＥＣの出力信号
ＲＥＱｘ＿ｙは、ＲＥＱｘＧＡＴＥに入力される。ＲＥ
ＱｘＧＡＴＥではポートごとにゲートが設けられるが、
図では、表示を簡明にするため、ポートＡに対するゲー
トのみを表示している。ＲＥＱｘＧＡＴＥにおいては、
信号ＲＥＱ１＿Ａと要求タイミング信号ＲＥＱ１とのア
ンドにより信号ＲＥＱ１ＡＶが得られ、信号ＲＥＱ２＿
Ａと要求タイミング信号ＲＥＱ２とのアンドにより信号
ＲＥＱ２ＡＶが得られ、信号ＲＥＱ３＿Ａと要求タイミ
ング信号ＲＥＱ３とのアンドにより信号ＲＥＱ３ＡＶが
得られる。

【００３０】各信号ＲＥＱ１ＡＶ〜ＲＥＱ３ＡＶは、Ｒ
ＥＱＭＡＲＧＥに入力される。なお、ＲＥＱＭＡＲＧＥ
のオアゲートは宛て先ポートごとに設けられるが、図で
は、表示を簡単にするため１個のみを表示している。Ｒ
ＥＱＭＡＲＧＥでは、各信号ＲＥＱ１ＡＶ〜ＲＥＱ３Ａ
ＶのオアがとられてポートＡへの要求信号ＲＥＱ＿Ａを
生成する。したがって、ＲＥＱＭＡＲＧＥから出力され
るＲＥＱ＿ｙ信号は、ポート調停部２２へのポートごと
の要求となる。

【００３１】図１１と図１２を用いてＧＲＴＤＥＣとＧ
ＲＴＧＥＮｘの説明をする。図１１は、ＧＲＴＤＥＣに
おけるデータ転送ステートマシン識別子定義を示す。Ｇ
ＲＴＤＥＣは、ポート調停部２２が選定したマスタに関
するデータ転送ステートマシン識別子を受け、これを図
１１に示す定義によりエンコードし、ＧＲＴＩＤを出力
する。すなわち、要求なし又は不許可の場合は、ＧＲＴ
ＩＤは「０ＸＸ」（Ｘは任意の数）、マスタ０の要求許
可の場合は「１００」、マスタ１の要求許可は「１０
１」、マスタ２の要求許可は「１１０」、マスタ３の要
求許可は「１１１」となる。

【００３２】図１２を用いてＧＲＴＧＥＮｘの構成を説
明する。なお、ＧＲＴＧＥＮｘは、各マスタ０〜３ごと
に設けられるが、図１２では、マスタ０用のＧＲＴＧＥ
Ｎｘのみを示す。また、（ａ）は、第１の要求に対する
ＧＲＴＧＥＮ１、（ｂ）は第２の要求に対するＧＲＴＧ
ＥＮ２、（ｃ）は第３の要求に対するＧＲＴＧＥＮ３の
構成を表す。

【００３３】各ＧＲＴＧＥＮ１〜３は、ＧＲＴＤＥＣか
らのＧＲＴＩＤ（マスタの識別子）とＲＥＱｘＧＡＴＥ
からのＲＥＱｘ＿ｙＶ信号（ポートが指定された要求の
タイミング信号）とのアンドを各ポートごとにとる。こ
のアンド出力は、第１〜第３の要求ごとにまとめてオア
をとり、信号ＧＲＴ１〜ＧＲＴ３をステートマシン３１
に対して出力する。この信号ＧＲＴ１〜ＧＲＴ３はポー
ト調停成功を示すなお、図１２におけるＧＲＴＩＤの下
線部は、図１１に示すようにマスタの定義を示してい
る。したがって、図１３のマスタ０用の回路がマスタ１
〜３に適用される場合は、ＧＲＴＩＤの下線部分がそれ
ぞれマスタに応じて図１１に示すように変化する。

【００３４】図１３は、パス制御部２２の構成を示す。
パス制御部２２は、ステートマシン４１、コマンドエン
コード部４２、マージ部４３からなる。ここで、ステー
トマシン４１及びエンコード部４２はマスタ０〜３別に
設けられる。また、マージ部４３は、ポートＡ〜ＸＩ別
に設けられる。ステートマシン４１は、そのステートか
らクロスバコマンドのタイミング信号をポート別に生成
する。また、ビジー信号のセットタイミングと、ビジー
期間を示す信号をポート別に作成し、コマンドエンコー
ド部４２はこれらのタイミング及び期間とアクセス情報
からコマンドを生成する。全マスタからのクロスバコマ
ンドはポート別に分けられ、マージ部４３において、ポ
ートごとのマージ回路４４によりオアしてクロスバへ送
出する。なお、無効時は全て０信号が出力される。

【００３５】ビジーのセットタイミング及び期間を示す
信号も同様に生成され、マージ回路４５又は４６により
ポートごとにオアして、ビジー信号ＢＵＳＹＩ及びＢＵ
ＳＹＯをポート調停部２２へ出力する。図１４は、パス
制御部２３のステートマシン４１の動作フローを示す。
（ａ）は、ステートマシン４１の遷移図を示し、（ｂ）
は、ステートマシン４１のタイミング信号の生成条件を
示す。

【００３６】（ａ）において、現状態は、ステートマシ
ンのステートを示し、次の欄は遷移条件であり、この遷
移条件が成立すると、ステートマシンのステートは、最
後の欄に次状態として表示されたステートへ遷移する。ＩＤＬＥは、アイドルステートであり、ＷＴ２、
ＷＴ３はウエイトステートである。遷移条件におけるＧ
ＲＴｘ信号は、図１２に示したＧＲＴＧＥＮｘから出力
された信号で、ポート調停部２２から入力される調停の
成功を示す信号である。ＭＤ２，ＭＤ３は、前述の図７
に対して説明したものと同様で、転送で経由するポート
数を表す信号である。

【００３７】ステートマシン４１は、ステートＩＤＬＥ
でＧＲＴ１＆ＧＲＴ２＆ＭＤ３が成立すると、ＷＴ３へ
遷移し、ＧＲＴ１＆ＧＲＴ２＆ＭＤ２が成立すると、Ｉ
ＤＬＥへ遷移する。また、ＧＲＴ１が成立してＧＲＴ２
が成立しない（＊ＧＲＴ２）時はＷＴ２へ遷移し、ＧＲ
Ｔ１が成立しない（＊ＧＲＴ１）時は、ＩＤＬＥへ遷移
する。

【００３８】ステートＷＴ２では、ＧＲＴ２＆ＭＤ３が
成立するとＷＴ３へ遷移し、ＧＲＴ２＆ＭＤ２が成立す
るとＩＤＬＥへ遷移する。また、ＧＲＴ２が成立しない
時はＷＴ２の状態を保つ。ステートＷＴ３では、ＧＲＴ
３が成立するとＩＤＬＥへ遷移する。また、ＧＲＴ３が
成立しない場合はＷＴ３の状態を保つ。

【００３９】図１４（ｂ）は、タイミング信号の生成条
件を示す。現状態がＩＤＬＥでＧＲＴ１信号が得られる
と、タイミング信号ＣＭＤ１が生成される。現状態がＩ
ＤＬＥでＧＲＴ１＆ＧＲＴ２信号が得られるか、又は、
現状態ＷＴ２でＧＲＴ２信号が得られると、タイミング
信号ＣＭＤ２が生成される。現状態ＷＴ３でＧＲＴ３信
号が得られると、タイミング信号ＣＭＤ３が得られる。

【００４０】コマンドエンコード部４２は、これらタイ
ミング信号ＣＭＤ１〜ＣＭＤ３とアクセス情報からコマ
ンドを生成する。データを１個のクロスバを通過させる
ためには、１組の入力コマンドと出力コマンドを必要と
する。これらのコマンドはタイミング信号ＣＭＤ１／Ｃ
ＭＤ２により生成される。また、データを２個のクロス
バを通過させるためには、２組の入力コマンドと出力コ
マンドを必要とする。１組のコマンドは、タイミング信
号ＣＭＤ１／ＣＭＤ２により生成され、１組のコマンド
は、タイミング信号ＣＭＤ２／ＣＭＤ３により生成され
る。

【００４１】生成されたコマンドの内、入力コマンド
は、入力ポートへ発行されるが、出力ポートを付加情報
として添付する。出力コマンドは出力ポートへ発行され
るが、入力ポートを付加情報として添付する。また、コ
マンドには、データ長を表す情報を付加される。図１５
に、クロスバコマンドのフォーマットを示す。

【００４２】（ａ）は入力時の、（ｂ）は出力時の、
（ｃ）は無効時のフォーマットを示し、ビット６は有効
「１」、無効「０」を示し、ビット５は入力「０」、出
力「１」を示し、ビット４はデータ長を示し、ビット３
〜０は、付加情報の出力ポートＩＤ又は入力ポートＩＤ
を示す。また、ポート名とポートＩＤの対応を（ｄ）に
示す。

【００４３】図１６〜図２２を用いて、データ転送要求
の選択タイミングと、その後の該当ポートのビジー期間
及びポート上のデータ有効期間を説明する。ポート調停
部２２は、調停終了後、選択したデータ転送シーケンサ
の識別子を出力してデータ転送を促し、次の調停に備え
る。この時、パス制御部２３から、次に行われる転送が
入力方向の場合と出力方向の場合とで個別に、転送ビジ
ー期間が入力される。したがって、後続の要求は、対応
するビジー期間を参照して調停に加わることなる。

【００４４】図１６は、ポートｘからポートｙへのデー
タ転送の場合を示す。ポートｘでは、期間１においてデ
ータ入力が許可（○印）されると、次のアクセス選択を
禁止するビジー信号（×印）が３τの期間出され、デー
タのオーバーラップが発生しないように制御される。ポ
ートｙでは、期間２においてデータの出力が許可（○
印）されると、次のアクセス選択を禁止するビジー信号
（×印）は転送の方向で異なる期間出力される。すなわ
ち、次のデータ入力は５τ間禁止され、次のデータ出力
は３τ間禁止される。

【００４５】また、ポートｘ及びポートｙでは、要求の
許可から所定期間遅れて、データ転送（□印）が実行さ
れる。図１７は、ポートｘからｙへのデータ転送後、ポ
ートｙからポートｘへのデータ転送の場合を示す。ポー
トｘからｙへのデータ転送は、上述の図１６と同様で、
期間１〜７でデータ転送が終了する。ポートｙに対する
次のデータ入力の許可は、データ出力の後に出される。
同方向のデータ転送は連続的にバスを使用できるが、こ
のように、データ方向を変更する時はデッドサイクルを
必要とする。したがって、ポートｙでは、最初のデータ
入力は出力後デッドサイクルの１τの期間を空けて次の
データ転送が行われるように、ビジー信号がなくなった
直後の期間８に許可が出される。すると、次のアクセス
選択を禁止するビジー信号が３τの期間出され、許可か
ら所定期間遅れてデータ入力が実行される。ポートｘで
は、期間８の後の期間９においてデータ出力が許可され
ると、次のデータ入力は５τの期間禁止され、データ出
力は３τ間禁止され、許可から所定期間遅れてデータ出
力が実行される。

【００４６】図１８は、ポートｘからポートｙへのデー
タ転送とポートｙからポートｘへのデータ転送が同時に
起動した場合を示す。期間１において、ポートｘ及びポ
ートｙに同時にデータ入力が許可されると、ビジー信号
が３τの期間出され、許可から所定期間遅れてデータ入
力が実行される。本例では、ポートｘ及びポートｙの両
方でデータ転送方向が切り換わるから、データ転送の後
にデッドサイクルを１期間おいてからデータ出力が行わ
れるように、ビジー信号がなくなった次の期間５におい
て、ポートｘ及びポートｙに同時にデータ出力が許可さ
れる。そして、次のデータ入力は５τの期間禁止され、
次のデータ出力は３τの期間禁止され、許可から所定期
間遅れてデータ転送が実行される。

【００４７】図１９は、ポートｘからポートｙへのデー
タ転送が２回連続で発生した場合を示す。期間１でポー
トｘに許可が出されると、ビジー信号が３τの期間出さ
れ、許可から所定期間遅れてデータ入力が実行される。
期間１に続く期間２でポートｙに許可が出されると、次
のデータ入力は５τ間禁止され、次のデータ出力は３τ
間禁止され、許可から所定期間遅れてデータ出力が実行
される。

【００４８】次のポートｘからポートｙへのデータ転送
要求は、ポートｘとポートｙの両方において前の転送と
同方向である。したがって、データ転送は前回の転送終
了後直ちに行うことができるので、ポートｘでは、ビジ
ー信号がなくなった期間５において２回目の許可が出さ
れ、ビジー信号が３τの期間出され、許可から所定期間
遅れてデータ転送が実行される。ポートｙでは、出力用
のビジー期間３τが終了した期間６に２回目の許可が出
される。また、ビジー信号がデータ入力については３τ
の期間、データ出力については５τの期間出され、許可
から所定期間遅れてデータ転送が実行される。

【００４９】図２０は、ポートｘに受信要求が、ポート
ｙに送出要求が同時に出された場合を示す。この場合、
ポート調停部２２において同時に要求が選択されると、
待ち時間なしでデータ転送を行う。期間１でポートｘに
データ入力が許可され、ポートｙにデータ出力が許可さ
れる。それぞれビジー信号が出力され、許可から所定期
間経過後に、データ入力とデータ出力が行われる。この
図２０の例は、ポートｘに受信要求が、ポートｙにクロ
スバ間転送要求が同時に出された場合にも適用可能であ
る。

【００５０】また、マスタとスレーブのバス幅が異な
り、狭いバスから広いバスへのデータ転送時間には、入
力ポートでの転送時間がかかるので、次の出力ポートへ
の転送要求まで待ち合わせが必要になる。逆に、広いバ
スから狭いバスへのデータ転送時には、出力ポートでの
出力に時間がかかり、ポートのビジー時間が長くなる。
このケースを、狭いバスを８バイト、広いバスを３２バ
イトとし、６４バイトを転送する場合のタイミングチャ
ートを用いて説明する。

【００５１】図２１は、３２バイトから８バイトへの転
送の例である。転送先ポートのポートｙではバスへのデ
ータの送出に時間がかかる分ビジー時間が長くなってい
る。図２２は、８バイトから３２バイトへの転送の例で
ある。出力ポートのポートｙでの転送を起動するために
は、６４バイトのデータが揃った時、或いは、揃うこと
が確実なタイミングを知る必要がある。そのタイミング
を次ポート転送禁止期間で通知している。

【００５２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、マルチプロセッサとメモリ間をクロスバによ
り係合する情報処理装置において、データパスを無駄な
く使用し、また、データ転送とデータ転送の間に発生す
るデッドサイクルを最小限に抑えて、性能向上を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明のクロスバ制御装置を使用した情報処理
装置の第１の構成を示す図。

【図２】本発明のクロスバ制御装置を使用した情報処理
装置の第２の構成を示す図。

【図３】図１及び図２のクロスバの内部構成を示す図。

【図４】図３におけるクロスバにおけるレジスタの構成
を示す図。

【図５】図１及び図２におけるクロスバ制御部の構成を
示す図。

【図６】図５におけるデータ転送シーケンサ部の構成を
示す図。

【図７】図６におけるステートマシンの遷移図。

【図８】図６における転送タイプ保持部、ＲＥＱｘＤＥ
Ｃ、ＲＥＣｘＧＡＴＥ及びＲＥＱＭＡＲＧＥの詳細な構
成を示す図。

【図９】図８のＲＥＱｘＤＥＣが使用するマップを示す
図（その１）。

【図１０】図８のＲＥＱｘＤＥＣが使用するマップを示
す図（その２）。

【図１１】図６のＧＲＴＤＥＣのデータ転送ステートマ
シン識別子定義を示す図。

【図１２】図６のＧＲＴＧＥＮｘの構成を示す図。

【図１３】図５におけるパス制御部の構成を示す図。

【図１４】図１３のパス制御部の動作フローを示す図。

【図１５】図１３におけるクロスバコマンドのフォーマ
ットを示す図。

【図１６】本発明の実施形態の動作を説明するタイミン
グチャート（その１）。

【図１７】本発明の実施形態の動作を説明するタイミン
グチャート（その２）。

【図１８】本発明の実施形態の動作を説明するタイミン
グチャート（その３）。

【図１９】本発明の実施形態の動作を説明するタイミン
グチャート（その４）。

【図２０】本発明の実施形態の動作を説明するタイミン
グチャート（その５）。

【図２１】本発明の実施形態の動作を説明するタイミン
グチャート（その６）。

【図２２】本発明の実施形態の動作を説明するタイミン
グチャート（その７）。

【符号の説明】

１，９…クロスバ２，３，７，８…マスタ４，５，１０，１１…スレーブ６…クロスバ制御部１２…レジスタ１２１〜１２５…バッファ２１…データ転送シーケンサ部２２…ポート調停部２３…パス制御部３１…ステートマシン３２…転送タイプ保持部４１…ステートマシン４２…コマンドエンコード部４３…マージ部４４，４５，４６…信号ごとのマージ回路Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，ＸＩ，ＸＯ…ポート

フロントページの続き (72)発明者加藤慎哉神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者野々村一泰神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者渡部徹神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者島村貴之神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも３つのポートを有し、これら
ポートの内、任意の２つのポート間でデータ転送が可能
なクロスバスイッチを制御する回路であって、前記ポートと接続されるマスタ別に存在するデータ転送
シーケンサ部と、このデータ転送シーケンサ部からのデータ転送要求を調
停するポート調停部と、前記ポート間の経路を制御するパス制御部とを具備し、前記データ転送シーケンサ部は、データの転送元のポー
トへのデータ受信要求を生成し、この要求が前記ポート
調停部で選択された後、データ転送先のポートへのデー
タ送出要求を生成し、また、前記パス制御部に要求の内
容を示す情報を送出し、前記ポート調停部は、データ受信要求又はデータ送出要
求を受けて、当該ポートがビジーでない時、調停を行
い、調停の結果を選択されたデータ転送シーケンサ部及
びパス制御部に対して選択通知を行い、前記パス制御部は、前記選択通知を受けて、前記要求の
内容を示す情報から使用するポートのビジー期間を作成
し、これを対応するポート調停部に通知して後続のデー
タ転送の開始可能タイミングを通知し、更に、クロスバ
スイッチへのパス制御信号を生成する、クロスバスイッチ制御回路。
【請求項２】少なくとも３つのポートを有し、これら
ポートの内、任意の２つのポート間でデータ転送が可能
なクロスバスイッチが、少なくとも２つ設けられ、か
つ、各クロスバスイッチを連結する専用のポートが設け
られたクロスバスイッチを制御する装置であって、マスタ別に存在するデータ転送シーケンサ部と、このデータ転送シーケンサ部からのデータ転送要求を調
停するポート調停部と、前記ポート間の経路を制御するパス制御部とを具備し、前記データ転送シーケンサ部は、データの転送元のポー
トへのデータ受信要求を生成し、この要求が前記ポート
調停部で選択された後、クロスバスイッチ間転送要求及
び、データ転送先のポートへのデータ送出要求を生成
し、また、前記パス制御部に要求の内容を示す情報を送
出し、前記ポート調停部は、データ受信要求、クロスバスイッ
チ間転送要求、又はデータ送出要求を受けて、当該ポー
トがビジーでない時、調停を行い、調停の結果選択され
たデータ転送シーケンサ部及びパス制御部に対して選択
通知を行い、前記パス制御部は、前記選択通知を受けて、前記要求の
内容を示す情報から使用するポートのビジー期間を作成
し、これを対応するポート調停部に通知して後続のデー
タ転送の開始可能タイミングを通知し、更に、クロスバ
スイッチへのパス制御信号を生成する、クロスバスイッチ制御回路。
【請求項３】前記パス制御部は、前記要求の内容を示
す情報から得たデータの転送方向に応じて、前記使用す
るポートのビジー期間を決定する請求項１又は２に記載
のクロスバスイッチ制御装置。
【請求項４】前記パス制御部は、前記要求の内容を示
す情報から得た転送するデータの経路に応じて、前記使
用するポートのビジー期間を決定する請求項１又は２に
記載のクロスバスイッチ制御装置。
【請求項５】前記パス制御部は、前記要求の内容を示
す情報から得たポートのバス幅の違いに応じて、次のデ
ータ転送要求の禁止期間を作成して、前記データ転送シ
ーケンサ部に通知し、次のポートでのデータ転送要求の
送出を抑止する請求項４に記載のクロスバスイッチ制御
装置。
【請求項６】前記データ転送シーケンサ部が前記デー
タ受信要求及び前記データ送出要求を同時に発行し、前
記ポート調停部において同時に選択された時、待ち時間
なしでデータの転送を行う請求項１に記載のクロスバス
イッチ制御装置。
【請求項７】前記データ転送シーケンサ部が前記デー
タ受信要求及び前記クロスバスイッチ間転送要求を同時
に発行し、前記ポート調停部において同時に選択された
時、待ち時間なしでデータの転送を行う請求項２に記載
のクロスバスイッチ制御装置。
【請求項８】前記受信要求の前に後続の要求が選択さ
れた時、この後続の要求が選択されたことを、前記デー
タ転送シーケンサ部と前記パス制御部の双方で無視する
請求項６又は７に記載のクロスバスイッチ制御装置。