KR930018389A - 데이타 처리 시스템의 명령 수행 순서를 결정하는 방법 및 장치 - Google Patents

데이타 처리 시스템의 명령 수행 순서를 결정하는 방법 및 장치 Download PDF

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Abstract

데이타 처리시스템(10)에서의 명령 수행순서를 결정하기 위한 방법 및 장치, 한 형식에 있어서, 데이타 처리 시스템(10)에 의해서 제어비트(52)가 사용되어 표준명령이 수행되는지 또는 수정형 명령이 수행되는지를 결정한다. 표준명령은 읽기 버스 사이클을 실행하고, 이어서 쓰기버스 사이클을 실행한다. 버스(12)는, 세마포어의 여러 응용에서의 긴밀성을 유지하도록 하기 위하여, 읽기사이클과 쓰기사이클 사이에서, 반드시 폐쇄되어 있어야 한다. 수정형 명령은 버퍼된 쓰기버스 사이클을 실행하고, 이어서 읽기버스 사이클을 수행한다. 버스(12)는, 세마포어의 여러 용용에서의 긴밀성을 유지하도록 하기 위하여, 읽기사이클과 쓰기사이클 사이에서, 폐쇄되어 있어야 할 필요가 없다. 버스(12)가 폐쇄되어 있지 않으면, 버스 시스템에서의 버스 대역폭을 증가시킬 수 있다.

Description

데이타 처리 시스템의 명령 수행 순서를 결정하는 방법 및 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 데이타 처리 시스템 및 버스의 블럭도, 제2도는 본 발명의 실시예에 따른 제1도의 제어 레지스터 화일의 블럭도, 제3도는 본 발명의 실시예에 따른 계층버스(hierarchical bus) 시스템의 블럭도.

Claims (4)

  1. 다수의 단계로 이루어진 명령을 수행할 수 있는 데이타 처리 유닛(10)에 있어서, 상기 명령의 수행을 제어하는 제1수단(20)및 , 상기 제1수단(20)과 접속되어 있고, 제1논리상태와 제2논리상태를 구비하여, 상기 제1논리상태에 있을 겨우에는, 상기 제1수단(20)으로 하여금 상기 다수의 계들을 제1순서로 수행하도록 하고, 상기 제2논리상태에 있을 경우에는 상기 제1수단(20)으로 하여금 상기 다수의 단계들을 제2순서로 수행하도록 하는 제2수단(52 또는 27)를 포함하는 것을 특징으로하는 데이타 처리 유닛.
  2. 외부 메모리(56)와 접속되어, 명령어를 수행할 수 있는 데이타처리 유닛(10)에 있어서, 상기 명령을 제어하는 제1수단(20) 및 상기 제1수단(20)과 접속되어 있고, 제1논리상태 및 제2논리상태를 구비하여, 상기 제1논리상태에 있을 경우에는, 상기 제1수단(20)으로 하여금 상기 명령의 쓰기단계에 앞서, 상기 명령의 읽기단계를 수행하도록 하고 상기 제2논리상태에 있을 경우에는, 상기 제1수단(20)으로하여금 상기 명령의 읽기단계에 앞서 상기 명령의 쓰기단계를 수행하도록 하는 제2수단(52 또는 27)을 포함하는 것을 특징으로 하는 데이타 처리 유닛.
  3. 데이타 처리 유닛(10)에서 명령을 수행하는 데 필요한 다수의 작업의 순서를 결정하는 방법에 있어서, 상기 데이타 처리 유닛(10)의 사용자로 하여금 제어수단(52 또는 27)의 논리 상태를 결정할 수 있도록 하는 단계와, 상기 명령에 대한 다수의 작업중 제1순서와 상기 동일 명령에 대한 다수의 동일 작업의 제2순서중 하나를, 선택된 순서로서, 선택하기 위해 상기 제어수단(52 또는 27)을 사용하는 단계 및, 상기 선택된 순서를 사용하여 상기 명령어를 수행하는 단계를 포함하는 것을 특징으로 하는 순서 결정방법.
  4. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930001832A 1992-02-14 1993-02-11 데이타처리유닛및작업순서결정방법 KR100315880B1 (ko)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3411300B2 (ja) * 1992-02-18 2003-05-26 株式会社日立製作所 情報処理装置
US5734874A (en) * 1994-04-29 1998-03-31 Sun Microsystems, Inc. Central processing unit with integrated graphics functions
US5732244A (en) * 1995-07-24 1998-03-24 Unisys Corp. Multiprocessor with split transaction bus architecture for sending retry direction to other bus module upon a match of subsequent address bus cycles to content of cache tag
US5872980A (en) * 1996-01-25 1999-02-16 International Business Machines Corporation Semaphore access control buffer and method for accelerated semaphore operations
US5754878A (en) * 1996-03-18 1998-05-19 Advanced Micro Devices, Inc. CPU with DSP function preprocessor having pattern recognition detector that uses table for translating instruction sequences intended to perform DSP function into DSP macros
US5781792A (en) * 1996-03-18 1998-07-14 Advanced Micro Devices, Inc. CPU with DSP having decoder that detects and converts instruction sequences intended to perform DSP function into DSP function identifier
US5794068A (en) * 1996-03-18 1998-08-11 Advanced Micro Devices, Inc. CPU with DSP having function preprocessor that converts instruction sequences intended to perform DSP function into DSP function identifier
US5784640A (en) * 1996-03-18 1998-07-21 Advanced Micro Devices, Inc. CPU with DSP function preprocessor having look-up table for translating instruction sequences intended to perform DSP function into DSP macros
FR2759472B1 (fr) * 1997-02-12 1999-05-07 Thomson Csf Registre semaphore rapide a fonctionnement securise sans protocole de bus specifique
US6263425B1 (en) * 1997-07-08 2001-07-17 National Semiconductor Corporation Circuit that implements semaphores in a multiprocessor environment without reliance on atomic test and set operations of the processor cores
US6000029A (en) * 1997-11-03 1999-12-07 Motorola, Inc. Method and apparatus for affecting subsequent instruction processing in a data processor
US6032178A (en) * 1998-01-12 2000-02-29 Siemens Aktiengesellschaft Method and arrangement for data transmission between units on a bus system selectively transmitting data in one of a first and a second data transmission configurations
US6415369B1 (en) * 2000-08-29 2002-07-02 Agere Systems Guardian Corp. Shared devices and memory using split bus and time slot interface bus arbitration

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699526A (en) * 1971-03-26 1972-10-17 Ibm Program selection based upon intrinsic characteristics of an instruction stream
US3886525A (en) * 1973-06-29 1975-05-27 Ibm Shared data controlled by a plurality of users
US4153319A (en) * 1977-12-12 1979-05-08 General Motors Corporation Locking shield for electrical terminal
US4336602A (en) * 1979-09-24 1982-06-22 Control Data Corporation Network for generating modified microcode addresses
US4354227A (en) * 1979-11-19 1982-10-12 International Business Machines Corp. Fixed resource allocation method and apparatus for multiprocessor systems having complementarily phased cycles
US4510582A (en) * 1981-06-01 1985-04-09 International Business Machines Corp. Binary number substitution mechanism
US4594657A (en) * 1983-04-22 1986-06-10 Motorola, Inc. Semaphore for memory shared by two asynchronous microcomputers
US4604694A (en) * 1983-12-14 1986-08-05 International Business Machines Corporation Shared and exclusive access control
US4722049A (en) * 1985-10-11 1988-01-26 Unisys Corporation Apparatus for out-of-order program execution
US4881194A (en) * 1987-11-16 1989-11-14 Intel Corporation Stored-program controller for equalizing conditional branch delays
US4815039A (en) * 1988-01-11 1989-03-21 Texas Instruments Incorporated Fast real-time arbiter
US4933901A (en) * 1988-01-11 1990-06-12 Texas Instruments Incorporated Method for assigning priority to read and write requests received closely in time
US5088048A (en) * 1988-06-10 1992-02-11 Xerox Corporation Massively parallel propositional reasoning
US5163140A (en) * 1990-02-26 1992-11-10 Nexgen Microsystems Two-level branch prediction cache

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EP0555680A1 (en) 1993-08-18

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