KR970076252A - 마이크로컴퓨터 - Google Patents

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KR970076252A
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도시히데 나가또메
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사와무라 시꼬
오끼덴끼고요교 가부시끼가이샤
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G—PHYSICS
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract

본 발명의 마이크로컴퓨터를 개시한다. 상기 마이크로컴퓨터는 메모리; 데이터 래치신호에 반응하여 내부에 유지될 데이터를 래치하며 제1판독제어신호에 반응하여 래치된 데이터를 출력하고 상태의 변화가 빠른 회로 및 제1판독 제어신호가 공급되면 제1판독제어신호의 신호시간구간보다 짧은 신호시간구간을 갖는 데이터 래치 신호를 생성하는 데이터 래치신호 생성회로를 포함하는 주변 기능부; 및 공통버스를 통하여 메모리와 주변 기능부에 접속되며 상기 회로를 지정하는 어드레스신호와 제1판독제어신호를 공통버스에 출력하여 상기 회로의 액세스를 수행하며 메모리를 지정하는 어드레스 신호와 신호시간폭에서 제1판독제어신호보다 짧은 제2판독제어신호를 공통버스에 출력하며 메모리로의 액세스를 수행하는 중앙처리장치를 구비한다.

Description

마이크로컴퓨터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 따른 마이크로컴퓨터의 구성도.

Claims (13)

  1. 메모리; 데이터 래치신호에 반응하여 내부에 유지될 데이터를 래치하며 제1판독제어신호에 반응하여 래치된 데이터를 출력하고, 상태의 변화가 빠른 회로, 및 제1판독제어신호가 공급되면 제1판독제어신호의 신호시간 폭보다 짧은 신호시간폭을 갖는 데이터 래치신호를 생성하는 데이터 래치신호 생성회로를 포함하는 주변 회로; 및 공통버스를 통하여 상기 메모리와 상기 주변 회로에 접속되는 중앙처리장치로서, 상기 회로를 지정하기 위한 어드레스신호 및 제1판독제어신호를 상기 공통버스에 출력하여 상기 회로로의 액세스를 수행하고, 상기 메모리를 지정하기 위한 어드레스신호 및 신호시간폭에서 제1판독제어신호보다 짧은 제2판독제어신호를 상기 공통버스에 출력하여 상기 메모리로의 액세스를 수행하는 중앙처리장치를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
  2. 제1항에 있어서, 상기 회로가 카운트 동작을 실행하고, 데이터 래치신호에 반응하여 카운트 동작으로 구한 데이터를 래칭하고, 제1판독제어신호에 반응하여 래치된 데이터를 출력하는 타이머인 것을 특징으로 하는 마이크로컴퓨터.
  3. 제1항에 있어서, 상기 메모리는 메모리 참조명령을 포함하고 데이터를 프로세싱하는 프로그램을 그 내부에 저장하며, 상기 중앙처리장치는 상기 메모리에 저장된 프로그램에 기초하여 디지털 프로세싱을 수행하고 메모리 참조명령에 따라 상기 회로를 지정하기 위한 어드레스신호, 상기 메모리를 지정하기 위한 어드레스신호, 제1판독제어신호 및 제2판독제어신호를 상기 공통버스에 출력하는 것을 특징으로 하는 마이크로컴퓨터.
  4. 제1항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 회로에 접속되어 상기 회로에 의해 주어지는 부하를 상기 공통버스로부터 분리하는 버퍼를 갖는 것을 특징으로 하는 마이크로컴퓨터.
  5. 제4항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 데이터 래치신호 생성회로에 접속되어 상기 데이터 래치신호 생성회로에 의해 주어지는 부하를 상기 공통버스로부터 분리하는 버퍼를 갖는 것을 특징으로 하는 마이크로컴퓨터.
  6. 제1항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 회로에 접속되어 상기 중앙처리장치가 상기 메모리로의 액세스를 수행할 때 상기 회로에 의해 주어지는 부하를 상기 공통버스로부터 분리하는 스위치회로를 갖는 것을 특징으로 하는 마이크로컴퓨터.
  7. 제6항에 있어서, 상기 주변 회로는 상기 공통버스와 상기 데이터 래치신호 생성회로에 접속되어 상기 중앙처리장치가 상기 메모리로의 액세스를 수행할 때 상기 데이터 래치신호 생성회로에 의해 주어지는 부하를 상기 공통버스로부터 분리하는 스위치회로를 갖는 것을 특징으로 하는 마이크로컴퓨터.
  8. 제1항에 있어서, 상기 주변 회로는 외부와 신호를 각각 스와핑하는 입력/출력회로를 포함하며, 상기 각각의 입력/출력회로는 상기 입력/출력회로를 지정하기 위한 어드레스신호 및 제1판독제어신호에 따라 액세스되는 것을 특징으로 하는 마이크로컴퓨터.
  9. 메모리 참조명령을 포함하고 데이터를 프로세싱하는 프로그램을 그 내부에 저장하기 위한 메모리; 공통버스; 데이터 래치신호에 반응하여 내부에 유지될 데이터를 래치하며 제1판독 제어신호에 반응하여 래치된 데이터를 출력하고 상태의 변화가 빠른 회로, 제1판독제어신호가 공급되면 신호시간폭에서 제1판독제어신호보다 짧은 데이터 래치신호를 생성하는 데이터 래치신호 생성회로, 및 상기 회로와 상기 공통버스 사이, 상기 데이터 래치신호 생성회로와 상기 공통버스 사이에 접속되어 상기 회로와 상기 데이터 래치신호 생성회로에 의해 주어지는 부하를 상기 공통버스로부터 분리하는 분리회로를 포함하는 주변 회로; 및 상기 공통버스를 통하여 상기 메모리와 상기 주변 회로에 접속되는 중앙처리장치로서, 상기 메모리에 저장된 프로그램에 기초하여 디지털 프로세싱을 수행하고 메모리 참조명령에 따라 어드레스신호, 제1판독제어신호 및 신호시간폭에서 제1판독제어신호보다 짧은 제2판독제어신호를 상기 공통버스에 출력하며, 상기 회로로의 액세스를 수행하기 위해 제1판독제어신호를 상기 공통버스에 출력하고 상기 메모리로의 액세스를 수행하기 위해 제2판독제어신호를 상기 공통버스에 출력하는 중앙처리장치를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
  10. 제9항에 있어서, 상기 회로는, 카운트 동작을 수행하고 데이터 래치신호에 반응하여 카운트 동작에 의해 얻은 데이터를 래칭하며 재1판독제어신호에 반응하여 래치된 데이터를 출력하는 타이머인 것을 특징으로 하는 마이크로컴퓨터.
  11. 메모리; 공통버스; 외부와 신호를 각각 스와핑하는 입력/출력회로 및 상기 입력/출력회로와 상기 공통버스에 접속되어 상기 입력/출력회로에 의해 주어지는 부하를 상기 공통버스로부터 분리하는 분리회로를 갖는 주변회로; 및 상기 공통버스를 통하여 상기 메모리와 상기 주변 회로에 접속되는 중앙처리장치로서, 상기 각각의 입력/출력회로로의 액세스를 수행하기 위해 상기 각각의 입력/출력회로를 지정하기 위한 어드레스신호 및 제1판독제어신호를 상기 공통버스에 출력하며, 상기 메모리로의 액세스를 수행하기 위해 상기 메모리를 지정하기 위한 어드레스신호 및 신호시간폭에서 제1판독제어신호보다 짧은 제2판독제어신호를 상기 공통버스에 출력하는 중앙처리장치를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
  12. 제11항에 있어서, 상기 분리회로는, 상기 중앙처리장치가 상기 메모리로의 액세스를 수행할 때 상기 각각의 입력/출력회로에 의해 주어지는 상기 부하를 상기 공통버스로부터 분리하는 스위치회로인 것을 특징으로 하는 마이크로컴퓨터.
  13. 제11항에 있어서, 상기 분리회로가 버퍼인 것을 특징으로 하는 마이크로컴퓨터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970020505A 1996-05-24 1997-05-24 마이크로컴퓨터 KR100336152B1 (ko)

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