KR100336152B1

KR100336152B1 - 마이크로컴퓨터

Info

Publication number: KR100336152B1
Application number: KR1019970020505A
Authority: KR
Inventors: 도시히데 나가또메
Original assignee: 사와무라 시코; 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 1996-05-24
Filing date: 1997-05-24
Publication date: 2002-07-18
Also published as: CN1145106C; EP0809189A2; JPH09311812A; TW425527B; US6098164A; EP0809189B1; DE69708752D1; EP0809189A3; KR970076252A; CN1167947A; DE69708752T2

Abstract

본 발명의 마이크로컴퓨터를 여기에 개시한다. 상기 마이크로컴퓨터는, 메모리; 회로로서, 데이터 래치신호에 반응하여 데이터를 래치하여 상기 회로 내부에 유지하며 제 1 판독제어신호에 반응하여 래치된 데이터를 상기 회로로부터 출력하며 상기 회로의 상태 변화가 빠른 상기 회로 및 제 1 판독제어신호가 공급되어 제 1 판독제어신호의 신호시간간격보다 짧은 신호시간간격을 갖는 데이터 래치신호를 생성하는 데이터 래치신호 생성회로를 포함하는 주변 기능부; 및 공통버스를 통하여 메모리와 주변 기능부에 접속되며 상기 회로를 지정하는 어드레스신호와 제 1 판독제어신호를 공통버스에 출력하여 상기 회로에 대해 액세스하며 메모리를 지정하는 어드레스 신호와 신호시간폭이 제 1 판독제어신호보다 짧은 제 2 판독제어신호를 공통버스에 출력하여 메모리에 대해 액세스하는 중앙처리장치를 구비한다.

Description

마이크로컴퓨터{MICROCOMPUTER}

본 발명은 반도체기판 상에 일체로 형성된 중앙처리장치 (이하; "CPU" ), 메모리 및 주변기능부 등을 갖는 마이크로컴퓨터에 관한 것이다. 본 발명은 보다 상세하게는 메모리와 주변기능부가 동일 어드레스 공간에 배치되어 있는 메모리맵 I/O 방식 마이크로컴퓨터의 주변기능부에 대한 액세스 기술에 관한 것이다.

종래의 마이크로컴퓨터는, CPU; 판독전용메모리 (이하, "ROM" ) 와 랜덤 액세스 메모리 (이하, "RAM") 으로 이루어지는 메모리; 및 타이머, 아날로그-디지탈 (이하 "A/D") 변환기, 병렬 입력/출력부, 직렬 입력/출력부 등을 갖는 주변기능부가 단일 반도체기판 상에 형성되어 있는 것이다. 이러한 마이크로컴퓨터는 "단일칩 마이크로컴퓨터" 로 불린다. CPU, 메모리 및 주변기능부는 공통의 어드레스버스, 데이터버스 및 제어버스에 의해 서로 전기적으로 접속되어 있다. CPU, 메모리 및 주변기능부가 동일한 어드레스 공간내에 배치되어 소위 메모리맵 I/O 방식으로 불리는 어드레스 시스템을 제공한다.

이러한 메모리맵 I/O 방식의 마이크로컴퓨터에서는, 메모리에 대한 액세스에 사용되는 것과 동일한 메모리 참조명령이 주변기능부에 대한 판독/기입 액세스에 사용된다. 또한, 상기 마이크로컴퓨터는 메모리에 대해 제공되는 것과 동일한 타이밍으로 작동된다.

본 발명은 빠르게 활성화된 주변기능부로부터 적절한 타이밍으로 데이터를 판독할 수 있는 마이크로컴퓨터를 제공하는 것을 목적으로 한다.

또한, 본 발명은 다수의 주변기능부가 접속되어도 메모리 액세스 속도에 영향을 주지 않는 마이크로컴퓨터를 제공하는 것을 다른 목적으로 한다.

도 1 은 본 발명의 일 실시예에 따른 마이크로컴퓨터의 구성도.

도 2 는 액세스시간연장부의 구성도.

도 3 은 판독래치생성부의 구성도.

도 4 는 타이머 (32) 의 판독동작을 설명하는 도.

* 도면의 주요부분에 대한 부호의 설명 *

10 : CPU 11 : 액세스시간연장부

20 : 메모리 30 : 주변기능부

31 : 버퍼증폭기 32 : 타이머

36 : 판독래치생성부 40 : 공통버스

상기 목적을 실현하기 위한 본 발명의 일 태양에 따른 마이크로컴퓨터는,

메모리;

데이터 래치신호에 반응하여 데이터를 래치하여 내부에 유지하며 제 1 판독제어신호에 반응하여 래치된 데이터를 출력하며 상태의 변화가 빠른 회로 및 제 1 판독제어신호가 공급되어 제 1 판독제어신호의 신호시간폭 보다 짧은 신호시간폭을 갖는 데이터 래치신호를 생성하는 데이터 래치신호 생성회로를 포함하는 주변기능부; 및

공통버스를 통하여 상기 메모리와 상기 주변기능부에 접속되며, 상기 회로를 지정하는 어드레스신호와 제 1 판독제어신호를 공통버스에 출력하여 상기 회로에 대해 액세스하고, 메모리를 지정하는 어드레스신호와 제 1 판독제어신호의 신호시간폭보다 짧은 신호시간폭을 갖는 제 2 판독제어신호를 공통버스에 출력하여 메모리에 대해 액세스하는 중앙처리장치를 구비한다.

본 출원의 다양한 발명들의 전형적인 것이 간략하게 설명되었다. 그러나, 본 출원의 다양한 발명과 이들 발명의 특정한 구성은 다음의 설명으로부터 이해할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다.

도 1 은 본 발명의 일 실시예에 따른 마이크로컴퓨터의 구성을 나타내는 개략적인 다이어그램이다.

본 발명의 마이크로컴퓨터는, CPU (10), 메모리 (20) 및 주변기능부 (30) 를 구비한다. 공통버스 (40) 가 CPU (10), 메모리 (20) 및 주변기능부 (30) 사이에 전기적으로 접속되어 있다. CPU (10) 는 마이크로컴퓨터의 논리적 중심부이다.CPU (10) 는 도면에 도시되지 않은 시스템 제어부, 연산부, 레지스터부, 연산제어부, 공통버스제어부 등을 갖는다. CPU (10) 는 메모리 (20) 에 저장된 프로그램에 기초하여, 메모리 참조명령에 따라, 어드레스 지정, 데이터의 판독과 기입, 데이터에 대한 연산, 명령 시퀀스의 실행 등의 디지탈 프로세싱을 수행하는 회로이다. CPU (10) 는 액세스시간연장수단 (예를 들어, 액세스시간연장부 (11)) 을 갖는다. 액세스시간연장부 (11) 는 판독제어신호 (RDW) 와 기입제어신호 (WRW) 를 발생시켜 주변기능부 (30) 에 대한 액세스 시간을 연장하는 기능을 갖는다.

메모리 (20) 는 ROM (21) 과 RAM (22) 을 갖는다. ROM (21) 은 전원의 켜짐과 꺼짐에 관계없이 내부에 기입된 데이터를 항상 유지하며 메모리 참조명령을 포함하는 프로그램과 고정 데이터를 저장하는데 사용된다.

RAM (22) 은 랜덤 억세스 메모리로, 전원이 꺼지면, RAM (22) 내부에 유지된 내용이 사라진다. 따라서, RAM (22) 은 일시적으로 데이터를 저장 또는 처리하는 영역으로 사용된다.

주변기능부 (30) 는 상기 주변기능부 (30) 내의 회로들을 공통버스 (40) 에 접속하는 분리수단 (예를 들어, 버퍼증폭기 (31)) 을 갖는다. 버퍼증폭기 (31) 는 CPU (10) 측과 메모리 (20) 측에서 볼 때 주변기능부 (30) 에 가해지는 부하를 분리하는 회로이다. 버퍼증폭기 (31) 는 공통버스 (40) 를 통해 CPU (10) 로부터 공급되는 신호를 증폭하고 증폭된 신호들을 주변기능부 (30) 내에 설치된 입력/출력부로 각각 공급하며 주변기능부 (30) 내의 입력/출력부로부터 출력되는 신호를 증폭하여 CPU (10) 로 각각 출력하는 증폭기 (31a), (31b), …을 포함한다. 각각의 증폭기 (31a), (31b), …는 실시예와 같이 2 개의 스테이지에 접속된 인버터로 구성된다. 타이머 (32), A/D 변환기 (33), 병렬 입력/출력 포트 (34), 직렬 입력/출력 포트 (35) 등의 입력/출력부가 버퍼증폭기 (31) 에 전기적으로 접속되어 있다.

타이머 (32) 는 시각을 카운트한다. 타이머 (32) 는 카운트된 시각에 대한 데이터를 데이터 유지 또는 래치신호 (예를 들어, 판독래치신호) (RDL) 에 따라 그 내부에 유지한다. 또한, 타이머 (32) 는 판독제어신호 (RDW) 에 반응하여 그 내부에 유지된 시각 데이터를 판독한다. 각각의 A/D 변환기 (33) 등은 신호를 외부와 스왑 (swap) 한다. 즉, 각각의 A/D 변환기 (33) 는 기입제어신호 (WRW) 및 판독제어신호 (RDW) 에 반응하여 신호를 외부로 출력하거나 또는 외부로부터 신호를 입력받는다.

주변기능부 (30) 는 데이터 래치신호 생성수단 (예를 들어, 판독래치생성부 (36)) 을 갖는다. 판독래치생성부 (36) 는 데이터를 정확한 타이밍으로 판독하기 위하여, 예를 들어, 주변기능부 (30) 중의, 동작 속도가 빠른 타이머 (32) 에 데이터를 유지 또는 래치하도록 명령하는 판독래치신호 (RDL) 를 발생시킨다. 판독래치생성부 (36) 의 출력은 타이머 (32) 에 전기적으로 접속되어 있다.

공통버스 (40) 는 어드레스버스 (41), 데이터버스 (42) 및 제어버스 (43) 로 이루어진다. 어드레스버스 (41) 는 CPU (10) 로부터 메모리 (20) 및 주변기능부 (30) 로 판독어드레스 또는 기입어드레스를 지정하는 어드레스신호 (ADR) 를 전송하는 공통신호선이다. 데이터버스 (42) 는 CPU (10) 로부터 메모리 (20) 또는 주변기능부 (30) 로 데이터신호 (DATA) 를 전송하며 메모리 (20) 또는 주변기능부 (30) 로부터 CPU (10) 로 데이터신호 (DATA) 를 전송하는데 사용되는 공통신호선이다. 제어버스 (43) 는 CPU (10) 가, 예를 들어, 메모리 (20) 또는 주변기능부 (30) 로부터 데이터를 판독하고 메모리 (20) 또는 주변기능부 (30) 내부로 데이터 기입하는 것을 제어하는데 사용되는 공통신호선이다. 제어버스 (43) 는, 판독제어신호 (RD) 와 판독제어신호 (RDW) 를 전송하는 판독제어선 (43a), 기입제어신호 (WR) 와 기입제어신호 (WRW) 를 전송하는 기입제어선 (43b) 및 클럭신호 (CLK) 와 다른 제어신호를 전송하는 제어선 (43c) 으로 구성되어 있다.

도 2 는 도 1 에 도시된 액세스시간연장부 (11) 의 일례를 도시하는 구성도이다.

액세스시간연장부 (11) 는 3 비트 D 형(지연형) 플립플롭(이하, "FF") (12) 을 갖는다. CPU (1O) 내에 설치된 내부버스용 3 비트는 FF (12) 의 입력단자 (D0, D1 및 D2) 에 접속되거나 또는 입력된다. 또한, 제어신호 (AA) 는 FF (12) 의 클럭단자 (CK) 에 입력된다. FF (12) 의 출력단자 (Q0, Q1 및 Q2) 는 각각 AND 게이트 (13a, 13b 및 13c) 의 한쪽 입력에 전기적으로 접속되어 있다. AND 게이트 (13a 내지 13c) 의 다른쪽 입력은 판독제어선 (43a) 에 전기적으로 접속되어 있다. AND 게이트 (13a 내지 13c) 의 출력은 다운 카운터 (14) 의 대응하는 입력단자 (DO, D1 및 D2) 에 전기적으로 접속되어 있다. 다운카운터 (14) 의 출력단자 (Q0 내지 Q2) 에 제공된 값들이 "0" 에 도달하면, 다운카운터 (14) 는 입력단자 (D0 내지 D2) 에 입력된 신호를 판독한다. 다운카운터 (14) 는 클럭단자(CK) 에 입력되는 클럭신호 (CLK) 의 리딩 에지 (leading edge) 에 동기하여 판독값을 하나씩 카운트다운하여 출력단자 (Q0 내지 Q2) 로 그들을 출력한다. 다운카운터 (14) 의 출력단자 (Q0, Q1 및 Q2) 는 3-입력 OR 게이트 (15) 의 대응하는 입력에 전기적으로 접속되어 있다.

이제, 액세스시간연장부 (11) 의 기능을 설명한다.

프로그램의 초기 설정부에서, 예를 들어, 사전에 수치 "3" 이 FF (12) 의 입력단자 (D0 내지 D2) 의 각각에 공급된다. FF (12) 는 제어신호 (AA) 의 입력에 반응하여 수치 "3" 을 취하여 출력단자 (Q0 내지 Q2) 로부터 출력한다. 판독제어신호 (RD) 가 입력되면 (즉, AND 게이트 (13a 내지 13c) 의 입력이 "H" 레벨이면), FF (12) 의 출력신호는 대응하는 AND 게이트 (13a 내지 13c) 를 통과하고 그 후 다운카운터 (14) 의 대응하는 입력단자 (DO 내지 D2) 로 공급된다. 판독제어신호 (RD) 의 입력 직전까지 다운카운터 (14) 의 입력단자 (DO 내지 D2) 에는 수치 "0" 이 공급된다.또한, 출력단자 (Q0 내지 Q2) 에 제공되는 값도 "0" 이다. 따라서, 다운카운터 (14) 의 입력단자 (D0 내지 D2) 각각에 판독제어신호 (RD) 의 입력에 따라 수치 "3" 이 공급되면, 수치 "3" 이 다운카운터 (14) 내부로 판독된다. 그 후, 판독 수치 "3" 이 각각 클럭신호 (CLK) 의 리딩에지에 동기되어 하나씩 카운트다운된다. 다운카운터 (14) 의 출력단자 (Q0 내지 Q2) 에 전기적으로 접속된 OR 게이트 (15) 로부터 출력되는 신호가 다운카운터 (14) 의 출력값이 "0" 에 도달할 때까지 "H" 레벨 상태로 유지된다. 즉, 액세스시간연장부 (11) 는 OR 게이트 (15) 로부터 신호시간폭이 판독제어신호 (RD) 보다 길고 3 개의클럭 사이클의 신호시간폭 (FF (12) 에 설정된 값) 을 갖는 판독제어신호 (RDW) 를 출력한다.

도 3 은 도 1 에 도시된 판독래치생성부 (36) 의 일례를 도시하는 구성도이다.

판독래치생성부 (36) 는 FF (36a) 를 갖는다. 판독제어신호 (RDW) 가 FF (36a) 의 입력단자 (D) 에 입력된다. 클럭신호 (CLK) 가 FF (36a) 의 클럭단자 (CK) 에 입력된다. FF (36a) 의 반전출력단자 (Q/) 가 AND 게이트 (36b) 의 한쪽 입력단자에 전기적으로 접속되어 있다. 판독제어신호 (RDW) 가 AND 게이트 (36b) 의 다른쪽 입력단자에 입력된다.

판독래치생성부 (36) 의 기능은 다음과 같다:

판독제어신호 (RDW) 가 FF (36a) 의 입력단자 (D) 에 입력된다. 판독제어신호 (RDW) 가 클럭신호 (CLK) 의 리딩에지에 동기하여 "H" 레벨로 되면, FF (36a) 의 반전출력단자 (Q/) 가 1 클럭 사이클만의 지연 후 "H" 레벨에서 "L" 레벨로 변한다. 따라서, 신호시간폭이 1 클럭 사이클인 판독래치신호 (RDL) 가 AND 게이트 (36b) 의 출력으로부터 출력된다.

도 1 에 도시된 마이크로컴퓨터의 액세스 동작을 하기 (I) 과 (II) 부분에서 설명한다.

(I) 메모리에 대한 액세스 동작

CPU (10) 가 메모리 (20) 로부터 데이터의 판독을 수행할 때, CPU (10) 는 액세스될 메모리 (20) 에 대한 어드레스를 지정하는 어드레스신호 (ADR) 를 어드레스 버스 (41) 로 출력한다. 게다가, CPU (10) 는 판독제어신호 (RD) 를 판독제어선 (43a) 으로 출력한다. 어드레스신호 (ADR) 에 의한 어드레스 지정이 검출되면, 대응하는 어드레스에 저장된 값이 판독제어신호 (RD) 에 따라 메모리 (20) 로부터 판독되고 그 후, 어드레스버스 (42) 로 출력된다.

다른 한편, CPU (10) 가 메모리 (20) 내부에 데이터를 기입할 때, CPU (10) 는 액세스될 메모리 (20) 에 대한 어드레스를 지정하는 어드레스신호 (ADR) 를 어드레스버스 (41) 로 출력한다. 또한, CPU (10) 는 데이터신호 (DATA) 도 데이터버스 (42) 로 출력한다. 게다가, CPU (10) 는 기입제어신호 (WR) 를 기입제어선 (43b) 으로 출력한다. 메모리 (20) 에서, 데이터 신호 (DATA) 는 어드레스신호 (ADR) 에 의해 지정된 어드레스 내부에 기입된다.

주변기능부 (30) 의 각각의 입력/출력부가 버퍼증폭기 (31) 를 통해 어드레스버스 (41), 데이터 버스 (42), 판독제어선 (43a) 및 기입제어선 (43b) 에 각각 접속되어 있다. 주변기능부 (30) 내에 설치된 타이머 (32) 등의 입력/출력부에 의해 제공되는 부하가 버퍼증폭기 (31) 에 의해 공통버스로부터 분할되므로, CPU (10) 와 메모리 (20) 에 전기적으로 접속된 공통버스에 가해지는 부하가 감소된다. 따라서, CPU (10) 는 주변기능부 (30) 에 의해 영향을 받지 않고 본래의 속도로 메모리 (20) 에 액세스할 수 있다.

(II) 주변 기능부에 대한 액세스 동작

도 4 는 도 1 에 도시된 CPU (10) 에 의한 타이머 (32) 의 시각 판독을 설명하는 타이밍 차트이다.

타이머 (32) 는 클럭신호 (CLK) 의 리딩 에지에 동기하여 카운트된 시간을 갖는 것으로 간주된다.

도 4 에 도시된 시각 t1 에서, CPU (10) 는 타이머 (32) 를 지정하는 어드레스신호 (ADR) 를 어드레스버스 (41) 로 출력하여 타이머 (32) 에 의해 카운트되는 시각을 판독한다.

시각 t2 에서, CPU (10) 는 클럭신호 (CLK) 의 리딩 에지에 동기하여 연장된 판독제어신호 (RDW) 를 출력한다. 타이머 (32) 에 의한 카운트 결과가 시각 t2 에서 클럭신호 (CLK) 의 리딩 에지에 동기하여 "N" 으로 된다. 다른 한편, 판독래치생성부 (36) 로부터 출력되는 판독래치신호 (RDL) 는 시각 t2 로부터 카운트될 때 1 클럭 사이클 동안 생성된다. 이 판독래치신호 (RDL) 가 타이머 (32) 에 공급된다. 타이머 (32) 에서, 그 시간에 카운트의 결과에 대응하는 데이터 "N" 은 판독래치신호 (RDL) 에 기초하여 출력 데이터로서 래치된다. 다음으로, 카운트의 결과에 대응하는 래치된 데이터 "N" 이 데이터버스 (42) 로 출력된다.

CPU (10) 는 판독제어신호 (RDW) 에 따라 데이터버스 (42) 로 출력된 데이터 "N" 을 판독한다.

판독래치신호 (RDL) 의 미사용시에, 주변기능부 (30) 의 각각의 입력/출력부에 대한 액세스에 판독제어신호 (RDW) 와 기입제어신호 (WRW) 가 사용된다. 이 경우 액세스 동작은 판독 동작과 기입 동작이 연장된 시간만큼 지연된다는 것을 제외하고 메모리에 대한 엑세스 동작과 거의 유사하다. 공통버스 (40) 상의 신호들이 연장된 시간 이내로 결정되기 때문에, 판독과 기입 동작이 신뢰할 수 있게 실행될 수 있다.

따라서, 본 실시예에 따른 마이크로컴퓨터는 다음의 (1) 내지 (4) 의 장점을 갖는다.

(1) 액세스시간연장부 (11) 에 의해 주변기능부 (30) 에 대한 판독제어신호 (RDW) 와 기입제어신호 (WRW) 의 신호시간폭 또는 간격이 메모리 (20) 에 대한 액세스용 판독제어신호 (RD) 와 기입제어신호 (WR) 의 신호시간폭 보다 길어진다. 그러므로, 엑세스 속도가 저하되어도, 주변기능부에 대한 액세스가 신뢰할 수 있게 수행될 수 있다.

(2) 액세스시간연장부 (11) 에 의해 FF (12) 가 판독제어신호 (RDW) 의 신호시간폭을 임의로 설정할 수 있기 때문에, 주변기능부 (30) 의 스케일에 적합한 액세스 시간을 설정할 수 있다.

(3) 주변기능부 (30) 의 각각의 입력/출력부가 버퍼증폭기 (31) 를 통해 공통버스 (40) 에 전기적으로 접속되고 주변기능부 (30) 에 가해지는 부하가 메모리에 대한 액세스시 공통버스로부터 분리되기 때문에, 메모리에 대한 액세스 속도가 주변기능부 (30) 의 스케일에 의해 제한되지 않는다.

(4) 빠른 타이밍으로 활성화되는 타이머 (32) 가 판독래치생성부 (36) 로부터 생성된 판독래치신호 (RDL) 에 따라 적절한 타이밍으로 데이터를 유지할 수 있기 때문에, 타이머 (32) 의 액세스 속도가 제한되어도 적절한 타이밍으로 유지된 정확한 데이터가 판독될 수 있다.

본 발명은 상술된 실시예로만 제한되지 않으며, 다양한 변형이 가능하다.

다음의 (a) 내지 (d) 의 변형을 예를 들어 설명한다.

(a) 도 2 에 도시된 액세스시간연장부 (11) 는 FF (12), AND 게이트 (12a 내지 12d) 및 다운카운터 (14) 를 구비한다. 그러나, 액세스시간연장부 (11) 는 판독제어신호 (RD) 와 기입제어신호 (WR) 보다 긴 신호시간폭을 갖는 신호를 발생시키는 회로라면, 어떠한 회로구성도 사용될 수 있다.

(b) 본 실시예에서, 버퍼증폭기 (31) 는 주변기능부 (30) 에 가해지는 부하를 공통버스 (40) 로부터 분할하기 위해 사용된다. 그러나, 예를 들어, 판독제어신호 (RDW) 와 기입제어신호 (WRW) 에 따라 주변기능부 (30) 와 공통버스 (40) 사이의 전기적인 접속 상태를 제어하는 구성도 채택될 수 있다.

(c) 도 4 에 도시된 판독래치생성부 (36) 는 FF (36a) 및 AND 게이트 (36b) 를 구비한다. 그러나, 판독제어신호 (RDW) 의 신호시간폭 보다 짧은 신호시간폭을 갖는 신호를 출력하는 것이 판독래치생성부 (36) 로서 사용되면, 어떠한 구성도 채택될 수 있다.

(d) 판독래치생성부 (36) 로부터 출력되는 판독래치신호 (RDL) 의 사용은 반드시 타이머 (32) 로 제한되지 않는다. 판독래치신호 (RDL) 는 폴링모드 (polling-mode) 직렬 데이터 입력/출력부 등의 상태 변화가 빠른 입력/출력부의 상태를 유지하여 정확한 데이터를 판독할 수 있게 하는데 사용될 수도 있다.

본 발명은 예시된 실시예를 참조하여 설명되었지만, 이러한 설명은 제한된 의미로 해석되어서는 않된다. 예시된 실시예에 대한 다양한 변형이 본 설명을 참조하면 당업자에게 용이하다. 따라서, 첨부된 청구항들이 본 발명의 진정한 범위에 속하는 그러한 변형예를 포함할 것이다.

상술에서 알 수 있는 바와 같이, 본 발명은 빠르게 동작되는 주변기능부로부터 적절한 타이밍으로 데이터를 판독할 수 있는 마이크로컴퓨터를 제공하며, 또한 다수의 주변기능부가 접속되어도 메모리 액세스 속도에 영향이 없는 마이크로컴퓨터를 제공할 수 있다.

Claims

메모리;

상태의 변화가 빠르며 데이터 래치신호에 반응하여 내부에 유지되도록 데이터를 래치하고 제 1 판독제어신호에 반응하여 래치된 데이터를 출력하는 회로와 제 1 판독제어신호가 공급되어 상기 제 1 판독제어신호의 신호시간폭보다 짧은 신호시간폭을 갖는 데이터 래치신호를 생성하는 데이터 래치신호 생성회로를 포함하는 주변회로; 및

상기 메모리와 상기 주변 회로에 공통버스를 통해 접속되는 중앙처리장치로서, 상기 회로를 지정하는 어드레스신호 및 제 1 판독제어신호를 상기 공통버스에 출력하여 상기 회로에 대한 액세스를 수행하고, 상기 메모리를 지정하는 어드레스신호 및 제 1 판독제어신호보다 신호시간폭이 짧은 제 2 판독제어신호를 상기 공통버스에 출력하여 상기 메모리에 대한 액세스를 수행하는 상기 중앙처리장치를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 1 항에 있어서, 상기 회로는, 카운트 동작을 실행하고, 데이터 래치신호에 반응하여 카운트 동작으로 구한 데이터를 래치하고, 또한 상기 제 1 판독제어신호에 반응하여 래치된 데이터를 출력하는 타이머인 것을 특징으로 하는 마이크로컴퓨터.
제 1 항에 있어서, 상기 메모리는 메모리 참조명령을 포함하는 프로그램과 처리 데이터를 저장하고, 상기 중앙처리장치는 상기 메모리에 저장된 프로그램에 기초하여 디지탈 프로세싱을 수행하고 상기 메모리 참조명령에 따라 상기 회로를 지정하는 어드레스신호, 상기 메모리를 지정하는 어드레스신호, 제 1 판독제어신호 및 제 2 판독제어신호를 상기 공통버스에 출력하는 것을 특징으로 하는 마이크로컴퓨터.
제 1 항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 회로에 접속되어 상기 회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하는 버퍼를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 4 항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 데이터 래치신호 생성회로에 접속되어 상기 데이터 래치신호 생성회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하는 버퍼를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 1 항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 회로에 접속되어 상기 중앙처리장치가 상기 메모리에 대한 액세스를 수행할 때 상기 회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하는 스위치회로를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 6 항에 있어서, 상기 주변 회로는, 상기 공통버스와 상기 뎨이터 래치신호 생성회로에 접속되어 상기 중앙처리장치가 상기 메모리에 대한 액세스를 수행할 때 상기 데이터 래치신호 생성회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하는 스위치회로를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 1 항에 있어서, 상기 주변 회로는, 외부와 신호를 각각 스와핑하는 입력/출력회로를 포함하며, 상기 입력/출력회로 각각은 상기 입력/출력회로를 지정하는 어드레스신호와 제 1 판독제어신호에 따라 액세스되는 것을 특징으로 하는 마이크로컴퓨터.
메모리 참조명령을 포함하는 프로그램과 처리 데이터를 저장하는 메모리;

공통버스;

상태의 변화가 빠르며 데이터 래치신호에 반응하여 내부에 유지되도록 데이터를 래치하고 제 1 판독제어신호에 반응하여 래치된 데이터를 출력하는 회로, 제 1 판독제어신호가 공급되어 상기 제 1 판독제어신호의 신호시간폭보다 짧은 신호시간폭을 갖는 데이터 래치신호를 생성하는 데이터 래치신호 생성회로 및 상기 회로와 상기 공통버스 사이와 상기 데이터 래치신호 생성회로와 상기 공통버스 사이에 접속되어 상기 회로와 상기 데이터 래치신호 생성회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하기 위해 채택된 분리회로를 포함하는 주변회로; 및

상기 공통버스를 통하여 상기 메모리와 상기 주변 회로에 접속되는 중앙처리장치로서, 상기 메모리에 저장된 프로그램에 기초하여 디지탈 프로세싱을 수행하고 상기 메모리 참조명령에 따라 어드레스신호, 제 1 판독제어신호 및 상기 제 1 판독제어신호보다 신호시간폭이 짧은 제 2 판독제어신호를 상기 공통버스에 출력하며, 상기 제 1 판독제어신호를 상기 공통버스에 출력하여 상기 회로에 대한 액세스를 수행하고 상기 제 2 판독제어신호를 상기 공통버스에 출력하여 상기 메모리에 대한 액세스를 수행하는 상기 중앙처리장치를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 9 항에 있어서, 상기 회로는, 카운트 동작을 수행하고, 상기 데이터 래치신호에 반응하여 상기 카운트 동작에 의해 얻은 데이터를 래치하고, 상기 제 1 판독제어신호에 반응하여 래치된 데이터를 출력하는 타이머인 것을 특징으로 하는 마이크로컴퓨터.
메모리;

공통버스;

외부와 신호를 각각 스와핑하는 입력/출력회로, 및 상기 입력/출력회로와 상기 공통버스에 접속되어 상기 입력/출력회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하는 분리회로를 갖는 주변 회로; 및

상기 공통버스를 통하여 상기 메모리와 상기 주변 회로에 접속되는 중앙처리장치로서, 상기 각각의 입력/출력회로를 지정하는 어드레스신호 및 제 1 판독제어신호를 상기 공통버스에 출력하여 상기 각각의 입력/출력회로에 대한 액세스를 수행하고, 상기 메모리를 지정하는 어드레스신호 및 상기 제 1 판독제어신호보다 신호시간폭이 짧은 제 2 판독제어신호를 상기 공통버스에 출력하여 상기 메모리에 대한 액세스를 수행하는 상기 중앙처리장치를 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제 11 항에 있어서, 상기 분리회로는, 상기 중앙처리장치가 상기 메모리에 대한 액세스를 수행할 때, 상기 각각의 입력/출력회로에 의해 제공되는 부하를 상기 공통버스로부터 분리하는 스위치회로인 것을 특징으로 하는 마이크로컴퓨터.
제 11 항에 있어서, 상기 분리회로가 버퍼인 것을 특징으로 하는 마이크로컴퓨터.