JPS62173527A - カウンタ回路 - Google Patents
カウンタ回路Info
- Publication number
- JPS62173527A JPS62173527A JP61015051A JP1505186A JPS62173527A JP S62173527 A JPS62173527 A JP S62173527A JP 61015051 A JP61015051 A JP 61015051A JP 1505186 A JP1505186 A JP 1505186A JP S62173527 A JPS62173527 A JP S62173527A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- counter
- address
- count value
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004043 responsiveness Effects 0.000 abstract 1
- 230000004044 response Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はあらかじめ多段にセットされたカウント値に従
って所要の制御出力を得ることができるようにしたカウ
ンタ回路に関するものである。
って所要の制御出力を得ることができるようにしたカウ
ンタ回路に関するものである。
従来、多段設定可能なカウンタを構成する場合、回路構
成を簡素化するために、カウント機能自体をＣＰＵで行
なうようにしたり、あるいはカウントのカウント値をＣ
ＰＵで読み出し、そのときのカウント値に対する所要の
制御出力を得るようにしたりしていた。
成を簡素化するために、カウント機能自体をＣＰＵで行
なうようにしたり、あるいはカウントのカウント値をＣ
ＰＵで読み出し、そのときのカウント値に対する所要の
制御出力を得るようにしたりしていた。
ところが、かかる従来例においては、ＣＰＵの命令サイ
クルが１μｓ−数μｓのオーターであるため、カウンタ
としての応答速度はこれにより制限され、高速の応答性
を得ることができない問題があった。
クルが１μｓ−数μｓのオーターであるため、カウンタ
としての応答速度はこれにより制限され、高速の応答性
を得ることができない問題があった。
本発明は多段設定が可能でしかも高速の信号に応答する
ことができ、さらに回路構成が簡単で安価化が可能なカ
ウンタ回路を提供することを目的とするものである。
ことができ、さらに回路構成が簡単で安価化が可能なカ
ウンタ回路を提供することを目的とするものである。
図面は本発明一実施例の回路図を示し、カウンタｆ１）
と、ＲＡＭのようなメモリ（２）と、第１及び第２のア
ドレスバス切換回路［３１＋４１と、第１及び＠２のデ
ータバス切換回路（５）（６）とにより構成され、犬大
乗１のアドレスバス切換回路（３）及びデータバス切換
回路（５）は図外ＣＰＵからメモリ（２）へのづリセッ
ト情報の書き込みを制御するためのものであり、アドレ
スをカウント値としそのカウント値に対応する制御出力
の内容をデータとしてメモリ（２）に書き込まれる。従
ってこれら切換回路＋３１ ｆｉｌによりカウンタ回路
の設定操作時にＣＰＵとメモリ（２）が接続される。次
にカウンタ回路の計数動作時には、夫々第２のアドレス
バス切換回路（４）とデータバス切換回路（６）とが動
作状態になるものであって、第２のアドレスバス切換回
路（４）はカウンタ（１）のカウント値をメモリ（２）
にアドレスとして与え、第２のデータバス切換回路（６
）は上記カウント値でアドレスされたデータを制御出力
として出力する。
と、ＲＡＭのようなメモリ（２）と、第１及び第２のア
ドレスバス切換回路［３１＋４１と、第１及び＠２のデ
ータバス切換回路（５）（６）とにより構成され、犬大
乗１のアドレスバス切換回路（３）及びデータバス切換
回路（５）は図外ＣＰＵからメモリ（２）へのづリセッ
ト情報の書き込みを制御するためのものであり、アドレ
スをカウント値としそのカウント値に対応する制御出力
の内容をデータとしてメモリ（２）に書き込まれる。従
ってこれら切換回路＋３１ ｆｉｌによりカウンタ回路
の設定操作時にＣＰＵとメモリ（２）が接続される。次
にカウンタ回路の計数動作時には、夫々第２のアドレス
バス切換回路（４）とデータバス切換回路（６）とが動
作状態になるものであって、第２のアドレスバス切換回
路（４）はカウンタ（１）のカウント値をメモリ（２）
にアドレスとして与え、第２のデータバス切換回路（６
）は上記カウント値でアドレスされたデータを制御出力
として出力する。
かくて上記実施例において、今例えばＣＬＯＣＫとして
外部から与えられる入力パルスを１００カウントした時
出力「１」をオンさせるとともに１この同じ入力パルス
の２カウント毎に出力をオシ、オフさせるような制御を
行なうような場合においては、予めメ℃す（２）に下表
のようなデータを書き込んでおく。
外部から与えられる入力パルスを１００カウントした時
出力「１」をオンさせるとともに１この同じ入力パルス
の２カウント毎に出力をオシ、オフさせるような制御を
行なうような場合においては、予めメ℃す（２）に下表
のようなデータを書き込んでおく。
次に計数動作時においては、メモリ（２）はカウンタｆ
ｉ＋の出力Ｑｏ−ＱｎによりアドレスＡｏ〜Ａｎが与え
られるため、データ出力Ｄｏ、Ｄ１・・・はメモリ（２
）のデータのヒツト数によって、その数の異なった出カ
バターンを発生することができ、上表のような場合前述
のような制御が得られるのである。
ｉ＋の出力Ｑｏ−ＱｎによりアドレスＡｏ〜Ａｎが与え
られるため、データ出力Ｄｏ、Ｄ１・・・はメモリ（２
）のデータのヒツト数によって、その数の異なった出カ
バターンを発生することができ、上表のような場合前述
のような制御が得られるのである。
なお、上記実施例においては、メモリをＲＡ Ｍで構成
した場合で説明したが、ＲＯＭやＦＲＯＭ等の素子を用
いても同様の効果を得ることができるものである。
した場合で説明したが、ＲＯＭやＦＲＯＭ等の素子を用
いても同様の効果を得ることができるものである。
木発Ｕ３Ａは上述のように構成したものであるから、実
質的にこのカウンタ回路の応答周波数はメ℃りのアクセ
ス時間で決定されることになり、このアクセス時間は通
常Ｓ −ＲＡＭでも２００〜３００ｎｓ程度であること
から、従来方式のものに比べて格段の高速化が得られる
効果を有し、また予めメモリ内に出カバターンを記憶し
ておくため、任意の複雑な出カバターンを発生すること
が可能である効果があり、メモリのデータ中（ヒツト数
）が出力の数となるため、出力数も任意に決めることが
できる効果を有するものである。
質的にこのカウンタ回路の応答周波数はメ℃りのアクセ
ス時間で決定されることになり、このアクセス時間は通
常Ｓ −ＲＡＭでも２００〜３００ｎｓ程度であること
から、従来方式のものに比べて格段の高速化が得られる
効果を有し、また予めメモリ内に出カバターンを記憶し
ておくため、任意の複雑な出カバターンを発生すること
が可能である効果があり、メモリのデータ中（ヒツト数
）が出力の数となるため、出力数も任意に決めることが
できる効果を有するものである。
Ｊ／Ｉ！ｌは本発明一実施例のブロック図を示し、［１
１はカウンタ、（２）はメモリである。
１はカウンタ、（２）はメモリである。
Claims (1)
- （１）カウント値をアドレスとしそのときの制御内容を
データとしてカウンタのプリセット情報をメモリに書き
込む手段と、カウント中にカウンタの出力を上記メモリ
にアドレスとして与える手段と、このメモリの出力をそ
のときのカウント値に対する制御出力として出力する手
段と、これらの各手段の動作を切り替え制御する制御回
路とよりなることを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015051A JPS62173527A (ja) | 1986-01-27 | 1986-01-27 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015051A JPS62173527A (ja) | 1986-01-27 | 1986-01-27 | カウンタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62173527A true JPS62173527A (ja) | 1987-07-30 |
Family
ID=11878033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61015051A Pending JPS62173527A (ja) | 1986-01-27 | 1986-01-27 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62173527A (ja) |
-
1986
- 1986-01-27 JP JP61015051A patent/JPS62173527A/ja active Pending
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