JPS6136646B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はマイクロプロセツサによつて制御され
る被制御回路の誤動作防止回路に関する。

周知のように近時普及しつつあるマイクロプロ
セツサにおいては、例えば警報装置のような各種
の被制御回路を特定の目的で制御することがしば
しば行なわれる。この場合、装置の隔通性を高め
るために、マイクロプロセツサで処理される所定
の命令プログラムのアドレスデータに応じてデー
タバスに乗る並列データをシフトレジスタ等によ
つて直列データに変換し、この直列データの２値
のいずれか一方の値で直後、被制御回路を駆動す
るよう構成されている。

しかし、このようなマイクロプロセツサを用い
た被制御回路において、装置の電源投入時には上
記シフトレジスタの内容はランダムなものであ
り、装置の動作開始にともなつてシフトレジスタ
にクロツクパルスが与えられると、予定しないデ
ータが出力されて被制御回路は誤動作を生じる。

本発明はかかる点に鑑みてなされたもので、そ
の目的はマイクロプロセツサが処理する命令プロ
グラムの所定のアドレスに対応する並列データ形
のインストラクシヨンコードを単に直列データに
変換し、これによつて直接被制御回路を駆動可能
とするとともに、電源投入時の初期誤動作を防止
し得る装置を提供することにある。

以下、このような本発明を図面に従つて説明す
る。第１図は本発明の一実施例を示すブロツク図
であつて、１は中央演算処理装置（以下単に
CPUと称す）、２はプリンタ等の情報の出力端末
機、３はキーボード等の情報入力端末機、４はラ
ンダムアクセスメモリ、５は読み出し専用メモ
リ、６はあらかじめプログラム可能な読み出し専
用メモリ、DBはデータバス、ABはアドレスバス
で、これらは周知のマイクロプロセツサシステム
を構成し、またこれらの動作は公知のものと変わ
らないので、ここでの説明は省略する。

７は上述のマイクロプロセツサシステムを含む
装置の電源スイツチ（図示せず）と関連してイニ
シヤルリセツトパルスを生成する初期設定手段
で、例えばコンデンサ、抵抗、インバータ等から
なる回路で構成される。このイニシヤルリセツト
パルスは上述の電源スイツチの投入に応答して線
路７１から出力される。８はアドレスバスABに
乗るアドレスデータを取り込み、CPU１が被制
御回路１００を動作すべき命令プログラムを処理
しているか否かを解読するデコーダで、この命令
プログラムの実行を行なうべくアドレスバスAB
に所定のアドレスデータが乗ると、これに応じて
データ取り込み許可信号を線路８１，８２，
８３へ出力する。９１〜９３は３個の縦続カスケ
ード接続されたシフトレジスタで、デコーダ８か
ら上述のデータ取り込み許可信号を受ける
と、データバスDBに乗る並列データ形の情報が
ロードされるものである。１０は所定の周期のク
ロツクパルスを発振し、各シフトレジスタ９１〜
９３をこれによつて駆動するクロツクジエネレー
タである。１１はフリツプフロツプで、初期設定
手段７からイニシヤルリセツトパルスが端子CL
に与えられることによつてクリア状態に制御さ
れ、その出力Ｑはローレベルとなり、またCPU
１の線路１０１から出力される後述のメモリ書き
込み許可信号が端子CKに与えられるとセツ
ト状態に反転し、その出力Ｑはハイレベルとな
る。１２はアンドゲート回路で、シフトレジスタ
９１〜９３から出力される直列データをフリツプ
フロツプ１１の出力Ｑによつてゲートするもの
で、出力Ｑがハイレベルのとき直列データを被制
御装置１００へ送出するものである。ここで、図
面の記号中でオーバーラインを付したものはロー
レベルで有意となることを示す。

ところで、上述のCPU１から出力されるメモ
リ書き込み許可信号は、データバスDBにメ
モリ４（RAM）または入・出力端末機２，３へ
送る書き込みデータが乗つていることを示すもの
で、CPU１が所定のルーチンに従つて命令プロ
グラムを実行し、データバスDBが上述の状態と
なるとき発生される。したがつて、電源投入後の
最初に発生されるメモリ書き込み許可信号
は、先ずCPU１が端子に初期設定手段７
からイニシヤルリセツトパルスを受けるとプログ
ラムカウンタ（図示せず）の内容をゼロとし、メ
モリ６（PROM）のゼロ番地の命令から実行を開
始するから、この処理の終了後となる。本発明で
はこのメモリ６（PROM）にあらかじめ時間の計
時を実行する命令を組み込む。この時間は、シフ
トレジスタ９１〜９３の全ビツト数とクロツクパ
ルスの周期との積で得られる時間にあらかじめ設
定される。その結果、電源投入後に最初に発生さ
れるメモリ書き込み許可信号は、イニシヤル
リセツトパルスが与えられてから上述の時間の計
時後となる。

以上のような構成の本発明実施例装置は次のよ
うに動作する。先ず図示しない電源スイツチが投
入されると、初期設定手段７からイニシヤルリセ
ツトパルスが出力され、CPU１の端子と
フリツプフロツプ１１の端子CLに与えられる。
したがつて、フリツプフロツプ１１はクリア状態
となつて次段のアンドゲート回路１２のゲートを
閉じる。このとき、シフトレジスタ９１〜９３の
内容は何ら情報がロードされていないから、全く
意図しないランダムなものとなつている。上述の
電源投入と同時に、クロツクジエネレータ１０は
直ちにクロツクパルスをシフトレジスタ９１〜９
３へ供給し、これを駆動するからシフトレジスタ
９１〜９３はランダムな上述のデータを直列に出
力する。しかし、このときアンドゲート回路１２
のゲートは閉じられているから、被制御回路１０
０にはデータは供給されず動作しない。

一方、CPU１はイニシヤルリセツトパルスが
与えられることによつて、プログラムカウンタの
内容をゼロとして、メモリ６（PROM）のゼロ番
地にストアされた命令の実行を開始する。その
後、CPU１は幾つかの命令がストアされたメモ
リ５（ROM）からプログラムカウンタの内容に
応じて特定の命令を読み出し、この命令に従つて
所定の処理を実行して目的の動作を行なう。しか
しここではそのルーチンに入る前に、先ず時間の
計時を行なう命令を実行する。この時間はすでに
述べたようにシフトレジスタ９１〜９３の全ビツ
ト数とクロツクパルスの周期との積で得られる時
間である。したがつて、この処理を終了すること
によつて上述のルーチンに入ると、データバス
DBにメモリ４（RAM）または入・出力端末機
２，３へ送る書き込みデータが乗つていることを
示す最初のメモリ書込み許可信号は線路１０
１に現われる。その結果、フリツプフロツプ１１
はセツト状態に反転し、次段のアンゲート回路１
２のゲートを開く。このとき、シフトレジスタ９
１〜９３はデコーダ８から取り込み許可信号
が与えられていないから、何ら情報いいかえれ
ば、被制御回路１００を駆動するための直列デー
タをストアしていない。また、その内容はすでに
上述の時間の計時後であるためランダムなもので
はなく、被制御回路１００を不動作とする均一の
値となつている。したがつて、アンドゲート回路
１２のゲートが開いていても被制御回路１００は
何ら動作しない。

このように電源投入後には各部が動作し、
CPU１が所定のルーチンに入つて目的の動作を
行う。このとき、CPU１が被制御回路１００を
駆動させるよう制御する命令の実行に入ると、こ
の命令のアドレスデータがアドレスバスABに乗
る。これをデコーダ８は解読し、すでに述べた取
り込み許可信号を出力する。シフトレジスタ
９１〜９３はこの取り込み許可信号を受ける
ことによつて、データバスDBに乗るデータを並
列に取り込み、クロツクパルスによつて順次これ
を直列に出力する。この直列データはすでにゲー
トの開かれているアンドゲート回路１２を経て、
被制御回路１００へ供給される。その結果、被制
御回路１００はこの直列データによつて駆動され
ることとなる。

以上のようにして本発明によれば、CPUに対
してゼロ番地からスタートする電源投入時のイニ
シヤルリセツトパルスが与えられた時点より、デ
ータバスに乗るデータを直列データに変換して出
力するシフトレジスタの全ビツト数と、このシフ
トレジスタを駆動するクロツクパルスの周期との
積で得られる時間を計時し、この時間の計数後に
上記シフトレジスタから出力される直列データを
被制御回路を直接駆動するパルス信号として供給
することにより、初期誤動作を防止することがで
きる。また、このような時間を計時するタイマ手
段として、あらかじめプログラム可能なメモリに
時間設定を書き込むことにより、シフトレジスタ
の全ビツト数の変更に対して簡単に対応可能とな
る。なお、このタイマ手段は必ずしもCPUのイ
ニシヤル処理ルーチンに組み込むものでなくとも
よく、例えば他の周知の論理回路によつて実現し
てもよい。

【図面の簡単な説明】

第１図は本発明の一実施例装置を示すブロツク
図である。 １……中央演算処理装置、９１〜９３……シフ
トレジスタ、７……初期設定手段、１……タイマ
手段、１１……フリツプフロツプ、１２……ゲー
ト回路、１００……被制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 幾つかの命令がストアされたメモリからプロ
   グラムカウンタの内容に応じて特定の命令を読み
   出し、この命令に従つて所定の処理を実行する中
   央演算処理装置と、この中央演算処理装置が読み
   出した命令を表わす並列データを直列データに変
   換して出力するシフトレジスタとを備えたマイク
   ロプロセツサシステムにおいて、 電源投入時に前記中央演算処理装置にリセツト
   をかけ、前記中央演算処理装置が前記メモリのゼ
   ロ番地にストアされた命令から実行開始するよう
   に制御されるべく、イニシヤルリセツトパルスを
   生成して前記中央演算処理装置に与える初期設定
   手段と、 この初期設定手段から前記イニシヤルリセツト
   パルスが与えられた時点より、前記シフトレジス
   タの全ビツト数と前記シフトレジスタを駆動する
   クロツクパルスの周期との積で得られる時間を計
   時し、この時間の計時後にセツトパルスを出力す
   るタイマ手段と、 前記初期設定手段からイニシヤルリセツトパル
   スが与えられることによりクリア状態に制御さ
   れ、前記タイマ手段からセツトパルスが与えられ
   ることによつてセツト状態に反転される出力を有
   するフリツプフロツプと、 前記シフトレジスタから出力される直列データ
   を前記フリツプフロツプのセツト状態のときに通
   過するように、前記フリツプフロツプの出力によ
   つて制御されるゲート回路と、 このゲート回路を通過する前記直列データの２
   値のいずれか一方の値で所定の目的の動作を行な
   う被制御回路とからなるマイクロプロセツサシス
   テムにおける初期誤動作防止回路。