JP2869205B2 - データ処理装置のリピート回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
等のデータ処理装置の命令制御回路に含まれ、同一命令
を繰返し実行させるリピート回路に関し、特にその回路
構成の改良を図ったものに関するものである。

【０００２】

【従来の技術】図４は従来のリピート回路を示す図であ
る。図において、５１はリピートカウンタレジスタ、５
２はデクリメンタ、５３はφ（ゼロ）検出回路、５４は
ＡＮＤ回路、５５はＲＳフリップフロップである。

【０００３】次に動作について説明する。まず、図４に
示すリピート回路のリピート動作について、このリピー
ト回路が含まれるプログラム制御回路の一例を示した図
３及びその動作タイミングを示した図５を用いて簡単に
説明する。図３において、１はプログラムカウンタ（以
下ＰＣと略す）、２はＰＣの値をアドレス入力として、
そのアドレスに対応した命令を出力する命令メモリ、３
は命令メモリ２より出力された命令をフェッチする命令
レジスタ（以下ＩＲと略す）、４はＩＲに格納された命
令の内容を解釈するためのデコーダ、５はリピート回路
である。また、６はインバータ、７はＡＮＤ回路、８は
スタックレジスタである。ここで、ＰＣ１，ＩＲ３及び
リピート回路５内のリピートカウンタはクロック（以下
ＣＬＫと略す）に同期して動作するものとする。また、
デコーダ４の出力はＲＴＩとＲＥＰＲの２つを代表的に
示している。

【０００４】通常、ＰＣ１はＣＬＫに同期してインクリ
メント動作を繰返し、命令メモリ２内のプログラムが順
次ＩＲ３に読出され、デコーダ４によりデコードされ、
命令実行部へ制御信号が送られて、命令メモリ２より読
出されたプログラムが実行されていく。このとき、図５
に示すようにプログラム内にリピート命令ＲＥＰが存在
した場合、デコーダ４はこのリピート命令を解読し、リ
ピート要求信号ＲＥＰＲをリピート回路５に出力する。
このＲＥＰＲによりリピート回路５に起動がかかり、リ
ピート回路５はリピート動作中であることを示す信号Ｒ
ＥＰＡを出力する。ＲＥＰＡ信号はインバータ６及びＡ
ＮＤ回路７によりＰＣ１に入力されるべきＣＬＫ信号を
ディセーブルにし、ＰＣ１のインクリメント動作を停止
させる。従って、リピート回路５がＲＥＰＡ信号を出力
している期間は、ＰＣ１の出力は同一値となり、プログ
ラム上の同一命令Ｍ(n+1) がリピートされることにな
る。

【０００５】以下、上記リピート動作に必要な従来のリ
ピート回路の一例について説明する。まず、何らかの手
段で（例えば、バスを利用したデータ転送）、リピート
カウンタレジスタ５１（以下ＲＣと略す）にリピート回
数を示す値を初期設定する。そして、リピート回路の起
動信号としてＲＥＰＲ信号が入力されると、ＲＳＦ／Ｆ
５５がセットされ、そのＱ出力よりリピート中である旨
を示す信号ＲＥＰＡが出力される。同時に、ＡＮＤ回路
５４がイネーブルとなり、クロックＣＬＫがＲＣ５１に
与えられ、デクリメンタ５２により１を減算した値がＣ
ＬＫに同期してＲＣ５１に取込まれ、ＲＣ５１はデクリ
メント動作をする。このとき、φ検出回路５３は、常時
ＲＣの値を検査しており、ＲＣから１を減じた値がφ
（＝０）になると、リピート終了信号ＲＥＰφが出力さ
れ、ＲＳＦ／Ｆ５５をリセットする。これにより、ＲＥ
ＰＡがネゲートされ、リピート回路の動作が終了する。

【０００６】ところで、図３に示したようなシステムで
は命令メモリ内のプログラムシーケンスに沿った動作に
対して、途中から、外部から割込みをかけ、特別な処理
プログラムを挿入することが必要になることがしばしば
ある。このために、ＰＣ１のスタックレジスタ８を設け
ており、割込みがかかると、ＰＣ１の値をスタックレジ
スタ８に退避しておき、ＰＣ１に割込み処理プログラム
の先頭アドレスを格納する。以降、ＰＣをインクリメン
トして割込み処理プログラムを順次実行し、復帰命令Ｒ
ＴＩ(Return from Interrupt) により割込み処理プログ
ラムからメインプログラムに復帰する。復帰時には、ス
タックレジスタの値をＰＣに格納し、以降ＰＣをインク
リメントすることによりメインプログラムの実行を再開
する。

【０００７】しかしながら、この従来の回路において
は、リピート動作中に割込みがかかった場合、リピート
中を表わす信号ＲＥＰＡがアサートされているので、Ｐ
ＣへのクロックＣＬＫがディセーブル状態になっている
ために、割込み処理プログラムが正常に動作しない。ま
たＲＥＰＡがアサートされているので、ＲＣはデクリメ
ントされてしまい、割込みがかかる直前のリピート回数
値が破壊されてしまう。このため、従来はプログラム制
御回路内に別途設けた回路により、リピート動作中には
割込みは受付けないようにしており、これにより、上記
のような不具合を回避するようにしていた。

【０００８】

【発明が解決しようとする課題】従来のリピート回路は
以上のように構成されているので、リピート動作中に割
り込みがかかった場合、割込みから復帰した後に正常な
リピート動作が不可能になるという問題点があった。

【０００９】この発明は上記のような問題点を解消する
ためになされたもので、割込みがかかった場合にでも正
常なリピート回数が得られるデータ処理装置のリピート
回路を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るデータ処
理装置のリピート回路は、命令群を格納したメモリと、
該メモリに順次アドレスを与えることにより格納した命
令群を順次読出すプログラムカウンタと、上記メモリか
ら読出した命令群をデコードしリピート命令に対しリピ
ート要求信号を出力するデコーダと、同一命令を複数回
実行せしめるべく、上記リピート要求信号により起動さ
れリピート動作中である旨を示すリピート動作中信号を
出力するリピート回路と、上記リピート動作中信号が出
力されている時上記プログラムカウンタに対しこれを駆
動するクロックの入力を遮断する第１のゲートとを備え
たデータ処理装置において、上記リピート回路は、クロ
ックにより駆動され、同一命令を繰り返すリピート回数
を順次減算し該リピート回数が所定値に達した時にリセ
ット信号を出力するリピートカウンタと、上記リピート
要求信号によりセットされ該セットされた時の出力を上
記リピート動作中信号として出力し、上記リピートカウ
ンタからのリセット信号によりリセットされる記憶手段
と、該記憶手段からリピート動作中信号が出力されてい
る時上記リピートカウンタを駆動するクロックを通過さ
せる第２のゲートと、割込み要求信号により起動され、
上記記憶手段から出力されるリピート動作中信号を遮断
することにより、リピート動作の実行中に割込み動作が
挿入される時、上記リピートカウンタの値が変化しない
ように制御を行い、割込み復帰命令によりリセットされ
るカウンタ制御回路とを備えたものである。

【００１１】

【作用】この発明においては、上述のように構成したこ
とにより、割込みがかかった時にもリピートカウンタの
値が変化しないので、割込みから復帰した際にリピート
処理を正しい回数で終了することができる。

【００１２】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるデータ処理装置
のリピート回路を示す。図において、５１はリピートカ
ウンタレジスタ、５２はデクリメンタ、５３はφ検出回
路、５４はＡＮＤ回路、５５はＲＳＦ／Ｆ、５６はＲＳ
Ｆ／Ｆ、５７はインバータ、５８はＡＮＤ回路、５９は
ラッチである。また、６０は割込み起動時に、リピート
カウンタの値を変化させないように制御するカウンタ制
御回路であり、上記ＲＳＦ／Ｆ５６，ラッチ５９，イン
バータ５７，ＡＮＤ回路５８から構成されている。

【００１３】以下、図１の回路の動作について、図２の
タイミングチャートおよび図４のプログラム制御回路の
回路図を用いて説明する。初期状態としてＰＣの値が
ｎ、ＲＣの値が４、ＲＳＦ／Ｆ５５，５６は共にリセッ
ト状態であるとする。ＣＬＫに同期してＰＣの値がｎ＋
１になると同時に、ＩＲにｎ番地の命令が取込まれる。
このｎ番地の命令がリピート命令である場合、デコーダ
４からＲＥＰＲ信号が出力される。これを受けて図１の
ＲＳＦ／Ｆ５５がセットされ、ＲＥＰＡ信号がアサート
されることにより、ＰＣへのＣＬＫ信号がディセーブル
になり、ＰＣのインクリメント動作が停止し、リピート
状態になる。そして従来の場合と同様に、ＣＬＫに同期
してＲＣのデクリメント動作が実行される。

【００１４】この状態において、割込み要求信号ＩＮＴ
Ｒが入力したと仮定する。割込みが入ると、そのサイク
ルでのＰＣの値がスタックレジスタに退避され、次のサ
イクルでＰＣに割込みが入った時、処理プログラムの先
頭アドレスｉを格納し、ＩＲには前サイクルのＰＣアド
レスによる命令をキャンセルするために、無演算命令
（以下ｎｏｐと略す）を格納し、以降、ＰＣをｉ，ｉ＋
１，…，ｉ＋ｍとインクリメント動作させることによ
り、割込み処理プログラムを実行する。このとき、リピ
ート回路では割込み要求ＩＮＴＲが入ると、ＲＳＦ／Ｆ
５６をセットすることによりＲＥＰＡ信号をネゲート
し、リピートカウンタレジスタ５１のデクリメント動作
をしないように、即ちリピート動作が一時停止した状態
になる。

【００１５】割込み処理プログラムからの復帰は以下の
通りになる。まず、アドレスｉ＋ｍが復帰命令ＲＴＩで
あると仮定する。ＲＴＩ命令がデコードされると、次の
サイクルでスタックレジスタに退避された値がＰＣに格
納され、以降主プログラムが再開される。このとき、リ
ピート回路では復帰制御信号ＲＴＩを受取ると、ＲＳＦ
／Ｆ５６がリセットされることにより、ＡＮＤ回路５８
がイネーブル状態となり、ＲＥＰＡ信号がアサート、リ
ピートカウンタのデクリメント動作が再開され、リピー
ト回路の動作が再開される。即ち、主プログラムのリピ
ート動作が再開された状態となる。

【００１６】その後、ＲＣの値が１になると、φ検出回
路がこれを検出し、ＲＳＦ／Ｆ５５がリセットされ、Ｒ
ＥＰＡ信号がネゲートされることにより、リピート動作
が終了する。

【００１７】このように、本実施例によれば、リピート
動作の実行中に割込みがかかるとＲＥＰＡ信号をネゲー
トし、リピートカウンタがデクリメントされないように
したので、割込みから復帰した時に残りのリピート回数
を正しく実行できる。

【００１８】なお、上記実施例ではリピート動作終了の
検出方法としてＲＣの値を１デクリメントして、φ検出
回路で検出する方法を示したが、図６に示したようにリ
ピートカウンタ５１の値を１検出回路６１で検出するよ
うにしてもよい。

【００１９】また、上記実施例では、リピート回数値を
リピート命令とは別の命令によりリピートカウンタにセ
ットするようにしたが、リピート命令中にリピート回数
を指定するオペランドを設け、これをデコードしてリピ
ートカウンタにセットするようにしてもよく、上記実施
例と同様の効果を奏する。

【００２０】また、リピート回路は割込み時にリピート
カウンタの値が保存できる構成ならどのようなものでも
よく、上記実施例と同様の効果を奏する。

【００２１】また、上記実施例ではマイクロプロセッサ
に適用した場合について説明したが、ＤＳＰ(Digital S
ignal Processor)やボードコンピュータ等、プログラム
制御により動作するシステムであればどのようなものに
も適用でき、上記実施例と同様の効果を奏する。

【００２２】また、上記実施例ではワイヤードロジック
で実現したものについて説明したが、マイクロプログラ
ムにより実現したものであってもよく、上記実施例と同
様の効果を奏する。

【００２３】

【発明の効果】以上のように、この発明に係るデータ処
理装置のリピート回路によれば、命令群を格納したメモ
リと、該メモリに順次アドレスを与えることにより格納
した命令群を順次読出すプログラムカウンタと、上記メ
モリから読出した命令群をデコードしリピート命令に対
しリピート要求信号を出力するデコーダと、同一命令を
複数回実行せしめるべく、上記リピート要求信号により
起動されリピート動作中である旨を示すリピート動作中
信号を出力するリピート回路と、上記リピート動作中信
号が出力されている時上記プログラムカウンタに対しこ
れを駆動するクロックの入力を遮断する第１のゲートと
を備えたデータ処理装置において、上記リピート回路
は、クロックにより駆動され、同一命令を繰り返すリピ
ート回数を順次減算し該リピート回数が所定値に達した
時にリセット信号を出力するリピートカウンタと、上記
リピート要求信号によりセットされ該セットされた時の
出力を上記リピート動作中信号として出力し、上記リピ
ートカウンタからのリセット信号によりリセットされる
記憶手段と、該記憶手段からリピート動作中信号が出力
されている時上記リピートカウンタを駆動するクロック
を通過させる第２のゲートと、割込み要求信号により起
動され、上記記憶手段から出力されるリピート動作中信
号を遮断することにより、リピート動作の実行中に割込
み動作が挿入される時、上記リピートカウンタの値が変
化しないように制御を行い、割込み復帰命令によりリセ
ットされるカウンタ制御回路とを備えるようにしたの
で、リピート動作中に割込み処理が入っても所望の回数
のリピート動作を正しい回数で実行することが可能とな
る効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるデータ処理装置のリ
ピート回路の回路図である。

【図２】この発明の一実施例を説明するためのタイミン
グチャートを示す図である。

【図３】リピート回路を含んだプログラム制御回路を示
す図である。

【図４】従来のリピート回路を示す図である。

【図５】従来のリピート回路の動作を説明するためのタ
イミングチャートを示す図である。

【図６】この発明の他の実施例によるデータ処理装置の
リピート回路の回路図である。

【符号の説明】

５１ リピートカウンタ ５２ デクリメンタ ５３ φ検出回路 ５４，５８ ＡＮＤ回路 ５５，５６ ＲＳＦ／Ｆ回路 ５７ インバータ ５９ ラッチ ６０ カウンタ制御回路 ６１ １検出回路

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/32 330 G06F 9/46

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 命令群を格納したメモリと、 該 メモリに順次アドレスを与えることにより格納した命
   令群を順次読出すプログラムカウンタと、 上記メモリから読出した命令群をデコードしリピート命
   令に対しリピート要求信号を出力するデコーダと、 同一命令を複数回実行せしめるべく、上記リピート要求
   信号により起動されリピート動作中である旨を示すリピ
   ート動作中信号を出力するリピート回路と、 上記リピート動作中信号が出力されている時上記プログ
   ラムカウンタに対しこれを駆動するクロックの入力を遮
   断する第１のゲートとを備えたデータ処理装置 におい
   て、上記リピート回路は、 クロックにより駆動され、同一命令を繰り返すリピート
   回数を順次減算し該リピート回数が所定値に達した時に
   リセット信号を出力するリピートカウンタと、 上記リピ
   ート要求信号によりセットされ該セットされた時の出力
   を上記リピート動作中信号として出力し、上記リピート
   カウンタからのリセット信号によりリセットされる記憶
   手段と、 該記憶手段からリピート動作中信号が出力されている時
   上記リピートカウンタを駆動するクロックを通過させる
   第２のゲートと、 割込み要求信号により起動され、上記記憶手段から出力
   されるリピート動作中信号を遮断することにより、 リピ
   ート動作の実行中に割込み動作が挿入される時、上記リ
   ピートカウンタの値が変化しないように制御を行い、割
   込み復帰命令によりリセットされるカウンタ制御回路と
   を備えたことを特徴とするデータ処理装置のリピート回
   路。