JPS58223851A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS58223851A JPS58223851A JP57108181A JP10818182A JPS58223851A JP S58223851 A JPS58223851 A JP S58223851A JP 57108181 A JP57108181 A JP 57108181A JP 10818182 A JP10818182 A JP 10818182A JP S58223851 A JPS58223851 A JP S58223851A
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- instruction
- error
- signal
- register
- instruction register
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はデータ処理装置内に記憶装置から読出した命
令を格納する命令バッファを複数個備えているデータ処
理装置の制御に関するものである。
令を格納する命令バッファを複数個備えているデータ処
理装置の制御に関するものである。
従来この種の装置として２１図に示すものがあった。図
において（１１は命令バッファＡ、１２１は命令バッフ
ァＢ、（３１はセレクタ、１４１命令レジスタ、１５１
はエラー検出回路である。セ？クタ（３）は所定の命令
によって制御され（制御回路は図示せず）命令バッファ
Ａ ｉｌ＋又は命令バッファＢ１２）の内容を命令レジ
スタＴ４＋にセットする。命令レジスタ＋４１にセット
された命令文はエラー検出回路（５）でエラー（符号誤
＃））全検出され、エラーがなければ解読されて実行さ
れる。記憶回路（図示せず）から読出された命令は所定
の法則に従って命令バッファＡ（１）又は命令バッファ
Ｂ（２）ヘセットされる。
において（１１は命令バッファＡ、１２１は命令バッフ
ァＢ、（３１はセレクタ、１４１命令レジスタ、１５１
はエラー検出回路である。セ？クタ（３）は所定の命令
によって制御され（制御回路は図示せず）命令バッファ
Ａ ｉｌ＋又は命令バッファＢ１２）の内容を命令レジ
スタＴ４＋にセットする。命令レジスタ＋４１にセット
された命令文はエラー検出回路（５）でエラー（符号誤
＃））全検出され、エラーがなければ解読されて実行さ
れる。記憶回路（図示せず）から読出された命令は所定
の法則に従って命令バッファＡ（１）又は命令バッファ
Ｂ（２）ヘセットされる。
エラー検出回路（５）においてエラーが検出された場合
は、データ処理装置におけるデータ処理を一時停止して
エラー発生の原因を除去する。
は、データ処理装置におけるデータ処理を一時停止して
エラー発生の原因を除去する。
従来の装置は以上のように動作するので、たとえば、命
令バッファＡ（１）だけにエラー発生の原因が存在し、
命令バッファＢ（２）、セレクタ（３）、命令レジスタ
（４）が健全な場合にも命令バッファＡ（１）で発生し
たエラーがエラー検出回路（５）で検出されるト、命令
バッファＢ（２）、セレクタ（３）、命令レジスタ（４
）を用いてデータ処理を続行できるにかかわらず、デー
タ処理装置の動作を全面的に停止しなければならぬとい
う欠点があった。
令バッファＡ（１）だけにエラー発生の原因が存在し、
命令バッファＢ（２）、セレクタ（３）、命令レジスタ
（４）が健全な場合にも命令バッファＡ（１）で発生し
たエラーがエラー検出回路（５）で検出されるト、命令
バッファＢ（２）、セレクタ（３）、命令レジスタ（４
）を用いてデータ処理を続行できるにかかわらず、デー
タ処理装置の動作を全面的に停止しなければならぬとい
う欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、命令バッファ又は命令レジスタに
おいて障害が発生した場合に障害を起した系統を除去し
て縮退することによりデータ処理を続行することが可能
なデータ処理装置を提供することを目的としている。
めになされたもので、命令バッファ又は命令レジスタに
おいて障害が発生した場合に障害を起した系統を除去し
て縮退することによりデータ処理を続行することが可能
なデータ処理装置を提供することを目的としている。
以下図面についてこの発明の詳細な説明する。
２２図はこの発明の一実施例を示すブロック図で、第２
図において（１）、（１２）は第五図の同一符号に相当
する部分を示し、（６）は命令レジスタＡ、（７）は命
令レジスタＢ、＋８１はエラー検出回路Ａ、（９１はエ
ラー検出回路、Ｂ、ＩＩαはセレクタ、ＵυはＡ系エラ
ー信号、０■はＢ系エラー信号である。
図において（１）、（１２）は第五図の同一符号に相当
する部分を示し、（６）は命令レジスタＡ、（７）は命
令レジスタＢ、＋８１はエラー検出回路Ａ、（９１はエ
ラー検出回路、Ｂ、ＩＩαはセレクタ、ＵυはＡ系エラ
ー信号、０■はＢ系エラー信号である。
命令バッファＡｌｌ＋、命令レジスタＡ１６）に原因す
るエラーはエラー検出回路Ａ（８１で検出され、命令バ
ッファＢ １２１ 、命令レジスタＢ１７１に原因する
エラーはエラー検出回路Ｂ（９）で検出され、エラーが
検出された場合はそれぞれＡ系エラー信号旧１、Ｂ系エ
ラー信号（ロ）が出力される。エラー信号ｔｉｌｌ ｅ
α→のいずれもが存在しないときはセレクタ１１Ｇは所
定の信号で制御されて命令レジスダＡ（６）又は命令レ
ジスタＢ（７）の内容を出力しこれが解読されて実行さ
れる。
るエラーはエラー検出回路Ａ（８１で検出され、命令バ
ッファＢ １２１ 、命令レジスタＢ１７１に原因する
エラーはエラー検出回路Ｂ（９）で検出され、エラーが
検出された場合はそれぞれＡ系エラー信号旧１、Ｂ系エ
ラー信号（ロ）が出力される。エラー信号ｔｉｌｌ ｅ
α→のいずれもが存在しないときはセレクタ１１Ｇは所
定の信号で制御されて命令レジスダＡ（６）又は命令レ
ジスタＢ（７）の内容を出力しこれが解読されて実行さ
れる。
Ａ系エラー信号（ｌυが出力されると命令バッファＡｌ
ｌ＋、命令レジスタＡ（６）の使用が禁止され、命令バ
ッファＢ １２１ 、命令レジスタＢ ＋７１ を用い
てデータ処理作業を続行し、この続行中にＢ系エラー信
号０のが発せられるとはじめて命令レジスタエラー信号
を発生してデータ処理を停止する。Ｂ系エラー信号０オ
がさきに出力されたときは命令バッファＡｆｉｔ、命令
レジスタＡ １６１ を用いてデータ処理作業を続行す
る。
ｌ＋、命令レジスタＡ（６）の使用が禁止され、命令バ
ッファＢ １２１ 、命令レジスタＢ ＋７１ を用い
てデータ処理作業を続行し、この続行中にＢ系エラー信
号０のが発せられるとはじめて命令レジスタエラー信号
を発生してデータ処理を停止する。Ｂ系エラー信号０オ
がさきに出力されたときは命令バッファＡｆｉｔ、命令
レジスタＡ １６１ を用いてデータ処理作業を続行す
る。
第３図は第２図のＡ系エラー信号（ｌυ及びＢ系エラー
信号（ロ）が入力される制御回路を示すブロック図で、
図において旧）、（２）は第２図の同一符号と同一信号
を示し、０時は命令バッファ初期化条件信号、αＱは初
期化リセット信号、ａ７；はツステムリセット信号、Ｑ
８１は命令フェッチスタート信号、（Ｉ！１は命令バッ
ファ初期化要求信号、四は命令レジスタエラー信号、（
２１）はデコードブロック信号、（２２）はＡ系エラー
ホールド信号、（２３）はＡ系命令フェッチスタート信
号、（２４）はＢ系命令フェッチスタート信号、（２５
）はＢ系エラーホールド信号であり、（２６）、（２７
）、（２８）、（２９）、（３０）、（３１）、（３２
）、（３３）、（３４） 、（３５）、（３６）はアン
ドゲート、（３７）、（３８）、（３９）、（４０）、
（４１）、（４２）はオアゲート、（４３）、（４４）
はノットゲート、（４５）、（４６）、（４７）、（４
８）、（４９）、（５０）はレジスタ、（５１）は第１
のクロック信号、（５Ｚ、）は第２のクロック信号で、
オｌのクロック信号（５１）と第２のクロック信号（５
２）は位相をずらして発生する。したがって２個のレジ
スタを縦続して帰還した回路によってそれぞれサンプル
ホールド回路を構成している。
信号（ロ）が入力される制御回路を示すブロック図で、
図において旧）、（２）は第２図の同一符号と同一信号
を示し、０時は命令バッファ初期化条件信号、αＱは初
期化リセット信号、ａ７；はツステムリセット信号、Ｑ
８１は命令フェッチスタート信号、（Ｉ！１は命令バッ
ファ初期化要求信号、四は命令レジスタエラー信号、（
２１）はデコードブロック信号、（２２）はＡ系エラー
ホールド信号、（２３）はＡ系命令フェッチスタート信
号、（２４）はＢ系命令フェッチスタート信号、（２５
）はＢ系エラーホールド信号であり、（２６）、（２７
）、（２８）、（２９）、（３０）、（３１）、（３２
）、（３３）、（３４） 、（３５）、（３６）はアン
ドゲート、（３７）、（３８）、（３９）、（４０）、
（４１）、（４２）はオアゲート、（４３）、（４４）
はノットゲート、（４５）、（４６）、（４７）、（４
８）、（４９）、（５０）はレジスタ、（５１）は第１
のクロック信号、（５Ｚ、）は第２のクロック信号で、
オｌのクロック信号（５１）と第２のクロック信号（５
２）は位相をずらして発生する。したがって２個のレジ
スタを縦続して帰還した回路によってそれぞれサンプル
ホールド回路を構成している。
以下、Ａ系エラー信号旺υ、Ｂ系エラー信号（６）が出
力された後の動作について説明する。Ａ系エラーホール
ド信号（２２）が論理「１」であれば、過去にＡ系エラ
ー信号（１１）が発生したことを示し、Ｂ系エラーホー
ルド信号（２５）が論理ｒｌＪでおれは、過去にＢ系エ
ラー信号（２）が発生したことを示す。
力された後の動作について説明する。Ａ系エラーホール
ド信号（２２）が論理「１」であれば、過去にＡ系エラ
ー信号（１１）が発生したことを示し、Ｂ系エラーホー
ルド信号（２５）が論理ｒｌＪでおれは、過去にＢ系エ
ラー信号（２）が発生したことを示す。
したがってＡ系エラー信号（１１１，Ｂ系エラー信号（
６）が同時に入力するとゲート（２７）の出力が論理ｒ
ｉＪとなり、信号（２５）が論理［ｌ了のとき信号口り
が入力するとゲート（２６）の出力が論理ｒｌＪとなり
、信号（２２）が論理「ｌ」のとき信号α壜が入力する
とゲート（２８）の出力が論理「１」となり、以上３種
類の場合はゲート（３７）から命令レジスタエラー信号
（４）が出力されてデータ処理はすべて停止する。
６）が同時に入力するとゲート（２７）の出力が論理ｒ
ｉＪとなり、信号（２５）が論理［ｌ了のとき信号口り
が入力するとゲート（２６）の出力が論理ｒｌＪとなり
、信号（２２）が論理「ｌ」のとき信号α壜が入力する
とゲート（２８）の出力が論理「１」となり、以上３種
類の場合はゲート（３７）から命令レジスタエラー信号
（４）が出力されてデータ処理はすべて停止する。
信号（２０）が出力しない条件で、信号（１１）が入力
するとゲート（２９）の出力が論理「１」となり、同じ
条件で信号（１２）が入力するとゲート（３０）の出力
が論理「１」となり、いずれの場合もゲート（３８）、
（３９）を経て命令バッファ初期化要求信号（１９）が
出力され命令バッファＡ、Ｂ（１）、（２）、命令レジ
スタＡ、Ｂ（６）、（７）の内容をクリアする。信号（
１１）、（１２）以外の理由で信号（１９）を出力しよ
うとする場合は信号（１５）による。
するとゲート（２９）の出力が論理「１」となり、同じ
条件で信号（１２）が入力するとゲート（３０）の出力
が論理「１」となり、いずれの場合もゲート（３８）、
（３９）を経て命令バッファ初期化要求信号（１９）が
出力され命令バッファＡ、Ｂ（１）、（２）、命令レジ
スタＡ、Ｂ（６）、（７）の内容をクリアする。信号（
１１）、（１２）以外の理由で信号（１９）を出力しよ
うとする場合は信号（１５）による。
ゲート（２９）の出力はゲート（４１）経てレジスタ（
４６）、（４９）で構成されるサンプルホールド回路で
ホールドされて信号（２２）の論理を「１」とし、ゲー
ト（３０）の出力はゲート（４２）を経てレジスタ（４
７）、（５０）で構成されるサンプルホールド回路でホ
ールドされて信号（２５）の論理を「１」とする。また
ゲート（３８）の出力はゲート（４０）を経てレジスタ
（４５）、（４８）で構成されるサンプルホールド回路
でホールドされ、デコードブロック信号（２１）の論理
を「１」にする。
４６）、（４９）で構成されるサンプルホールド回路で
ホールドされて信号（２２）の論理を「１」とし、ゲー
ト（３０）の出力はゲート（４２）を経てレジスタ（４
７）、（５０）で構成されるサンプルホールド回路でホ
ールドされて信号（２５）の論理を「１」とする。また
ゲート（３８）の出力はゲート（４０）を経てレジスタ
（４５）、（４８）で構成されるサンプルホールド回路
でホールドされ、デコードブロック信号（２１）の論理
を「１」にする。
第２図に示すシステムが正常に動作しているとき、Ａ系
エラー信号旧）が発生したとする。ゲート（２９） 、
（３Ｂ） 、 （３９） ｌｃ経て命令バッファ初期
化要求信号ａ９が発せられ、同時にゲー） （３Ｂ）、
（４０）’を経てデコードブロック信号（２１）が発せ
られ、命令の解読を停止し、すべての命令バッファ、命
令レジスタの内容をクリアして、命令フェッチスタート
信号α８）を論理ｒｘＪにする。また、ゲー） （２９
）、（４１）を経てレジスタ（４Ｇ） 、 （４９）に
サンプルホールドし信号（２すを論理ｒｌＪとする。レ
ジスタ（４９）の信号（２２）と反対論理の出力信号は
論理「０」となってゲート（３４） ｔ’オフ状態にす
る。信号（２５）は論理「０」で、したがってゲー）
（３５）はオン状態であり、命令フェッチスタート信号
（１８）はゲー） （３５）、（３６）を経て出力され
て命令バッファＢ１２１、命令レジスタＢ １７１ ヘ
記憶装置から新しく命令がフェッチされる。このように
して命令バッファ初期化会求信号０に対する処理が終了
すると、初期化リセット信号（１６）が出力されてレジ
スタ（４５） 、 （４８）で構成するサンプルホール
ド回路のホールドを落し、デコードブロック信号（２１
） を論理「０」にして命令の解読を可能にする。
エラー信号旧）が発生したとする。ゲート（２９） 、
（３Ｂ） 、 （３９） ｌｃ経て命令バッファ初期
化要求信号ａ９が発せられ、同時にゲー） （３Ｂ）、
（４０）’を経てデコードブロック信号（２１）が発せ
られ、命令の解読を停止し、すべての命令バッファ、命
令レジスタの内容をクリアして、命令フェッチスタート
信号α８）を論理ｒｘＪにする。また、ゲー） （２９
）、（４１）を経てレジスタ（４Ｇ） 、 （４９）に
サンプルホールドし信号（２すを論理ｒｌＪとする。レ
ジスタ（４９）の信号（２２）と反対論理の出力信号は
論理「０」となってゲート（３４） ｔ’オフ状態にす
る。信号（２５）は論理「０」で、したがってゲー）
（３５）はオン状態であり、命令フェッチスタート信号
（１８）はゲー） （３５）、（３６）を経て出力され
て命令バッファＢ１２１、命令レジスタＢ １７１ ヘ
記憶装置から新しく命令がフェッチされる。このように
して命令バッファ初期化会求信号０に対する処理が終了
すると、初期化リセット信号（１６）が出力されてレジ
スタ（４５） 、 （４８）で構成するサンプルホール
ド回路のホールドを落し、デコードブロック信号（２１
） を論理「０」にして命令の解読を可能にする。
第２図に示すシステムが正常に動作中Ｂ系エラー信号α
→が出力されたときも同様であり、ただこの場合に信号
（２２）が論理「０」、信号（２５）が論理ｒｌＪで、
信号（１８）はゲート（３４）を経て信号（２３）とし
て出力され命令バッファＡｔｌ＋、命令レジスタＡ１６
）へ記憶装置からの命令がフェッチされる。
→が出力されたときも同様であり、ただこの場合に信号
（２２）が論理「０」、信号（２５）が論理ｒｌＪで、
信号（１８）はゲート（３４）を経て信号（２３）とし
て出力され命令バッファＡｔｌ＋、命令レジスタＡ１６
）へ記憶装置からの命令がフェッチされる。
エラー信号ｄ１）、（２）が発生した原因が除去される
とシステムリセット信号Ｕηを入力して信号（２２）。
とシステムリセット信号Ｕηを入力して信号（２２）。
（２５）を論理「０」にする。
以上説明した実施例では、データ処理装置内にＡ系及び
Ｂ系の２つの命令の流れを保持できたが、３つ以上の命
令の流れを保持する場合についても同様にこの発明を適
用することができる。
Ｂ系の２つの命令の流れを保持できたが、３つ以上の命
令の流れを保持する場合についても同様にこの発明を適
用することができる。
以上のようにこの発明によればエラーが発生した場合は
、エラーが発生した系の命令ノ（ソファ、命令レジスタ
を縮退し正常な部分だけ全使用してデータ処理を続行す
ることができる。
、エラーが発生した系の命令ノ（ソファ、命令レジスタ
を縮退し正常な部分だけ全使用してデータ処理を続行す
ることができる。
第１図は従来の装置を示すブロック図、３′２図はこの
発明の一実施例を示すブロック図、第３図は第２図のエ
ラー信号が人力される制御回路を示すブロック図である
。 ＋１１・・・命令バッファＡ、１２１・・・命令バッフ
ァＢ、＋６１・・・命令レジスタＡ、１７１・・・辞令
レジスタＢ％１８１・・・エラー検出回路Ａ、（９１・
・・エラー検出回路Ｂ、ｆｕｌｌ・・・セレクタ、旺ト
・・Ａ系エラー信号、（ロ）・・・Ｂ系エラー信号。 なお、図中同一符号は１司−又は相当部分を示す。 代理人 葛 野 信 −
発明の一実施例を示すブロック図、第３図は第２図のエ
ラー信号が人力される制御回路を示すブロック図である
。 ＋１１・・・命令バッファＡ、１２１・・・命令バッフ
ァＢ、＋６１・・・命令レジスタＡ、１７１・・・辞令
レジスタＢ％１８１・・・エラー検出回路Ａ、（９１・
・・エラー検出回路Ｂ、ｆｕｌｌ・・・セレクタ、旺ト
・・Ａ系エラー信号、（ロ）・・・Ｂ系エラー信号。 なお、図中同一符号は１司−又は相当部分を示す。 代理人 葛 野 信 −
Claims (1)
- 記憶装置から読出した命令を一時記憶する命令バッファ
が複数組設けられるデータ処理装置において、上記複数
組の命令バッファの各組に対しそれぞれ設けられ当該命
令バッファの内容が、セットされる各命令レジスタと、
この各命令レジスタに゛それぞれ付属され当該命令レジ
スタの内容の誤り全検出するエラー検出回路と、上記各
命令レジスタの内容が入力されあらかじめ定められた法
則により選択された一つの命令レジスタの内容が出力さ
れるセレクタと、いずれかのエラー検出回路においてエ
ラーが検出されたときこのエラー検出回路を記憶する手
段と、上記エラーが検出されたとき命令レジスタの内容
に対するデコードの停止を命するデコードブロック信号
管出力しかつ命令バッファ初期化要求により上記データ
処理装置内にあるすべての命令を無効化した稜現在実行
中の次の命令を上記エラーが検出されたエラー検出回路
ＶＣ対応スる命令バッファを除いた他の命令バッファに
上記記憶装置から入力する手段と、上記命令バッフ丁初
期化要求に対する処理が完了したとき上記デコードブロ
ック信号の出力を停止する手段と、エラーが検出された
仁とが記憶されているエラー検出回路を除くすべてのエ
ラー検出回路において同時にエラーが検出されたとき命
令レジスタエラー信号を出力する手段とを備えたことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57108181A JPS58223851A (ja) | 1982-06-23 | 1982-06-23 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57108181A JPS58223851A (ja) | 1982-06-23 | 1982-06-23 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58223851A true JPS58223851A (ja) | 1983-12-26 |
Family
ID=14478041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57108181A Pending JPS58223851A (ja) | 1982-06-23 | 1982-06-23 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223851A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335136U (ja) * | 1986-08-22 | 1988-03-07 |
-
1982
- 1982-06-23 JP JP57108181A patent/JPS58223851A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6335136U (ja) * | 1986-08-22 | 1988-03-07 |
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