JPH0258647B2 - - Google Patents
Info
- Publication number
- JPH0258647B2 JPH0258647B2 JP2751581A JP2751581A JPH0258647B2 JP H0258647 B2 JPH0258647 B2 JP H0258647B2 JP 2751581 A JP2751581 A JP 2751581A JP 2751581 A JP2751581 A JP 2751581A JP H0258647 B2 JPH0258647 B2 JP H0258647B2
- Authority
- JP
- Japan
- Prior art keywords
- request
- microinstruction
- response
- acceptance
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000004044 response Effects 0.000 claims description 55
- 238000001514 detection method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は主記憶制御装置に対するデータの要
求／受付を行なうマイクロプログラム制御型のデ
ータ処理装置に関する。
求／受付を行なうマイクロプログラム制御型のデ
ータ処理装置に関する。
従来のマイクロプログラム制御型のデータ処理
装置において、主記憶制御装置への要求およびデ
ータの受付制御は次のようにして行なわれる。デ
ータ処理装置から主記憶制御装置に要求を送出す
る。該要求が読出し要求の場合には要求に対する
応答データを受け付けるまでまた書込み要求の場
合には書込み動作に対する応答情報が返つてくる
までデータ処理装置側のマイクロ命令の動作は次
の動作に移らず、ハードウエアは停止状態になつ
ている。このため、主記憶のアクセスタイムの時
間および主記憶制御装置での他装置との要求のぶ
つかり合いによる待時間等の要因によりデータ処
理装置内の動作がその期間停止され装置内のハー
ドウエアを有効に効率良く使用することができず
ひいては装置の処理性能に影響をおよぼすという
欠点がある。
装置において、主記憶制御装置への要求およびデ
ータの受付制御は次のようにして行なわれる。デ
ータ処理装置から主記憶制御装置に要求を送出す
る。該要求が読出し要求の場合には要求に対する
応答データを受け付けるまでまた書込み要求の場
合には書込み動作に対する応答情報が返つてくる
までデータ処理装置側のマイクロ命令の動作は次
の動作に移らず、ハードウエアは停止状態になつ
ている。このため、主記憶のアクセスタイムの時
間および主記憶制御装置での他装置との要求のぶ
つかり合いによる待時間等の要因によりデータ処
理装置内の動作がその期間停止され装置内のハー
ドウエアを有効に効率良く使用することができず
ひいては装置の処理性能に影響をおよぼすという
欠点がある。
本発明の目的は上述の欠点を解決しハードウエ
アを有効に効率良く使用できるようにしたデータ
処理装置を提供することにある。
アを有効に効率良く使用できるようにしたデータ
処理装置を提供することにある。
本発明の第１の装置は、主記憶制御装置に要求
を送出するマイクロ命令に応答してデータの読出
又は書込を要求する要求手段と、この要求手段か
らの要求の受付を検出する要求受付検出手段と、
この要求受付検出手段での要求の受付検出時動作
しているマイクロ命令を解読する解読手段と、前
記要求手段からの要求が受け付けられたか否かを
調べるマイクロ命令が前記解読手段により解読さ
れたとき前記要求受付検出手段により要求受付が
検出されるまで前記マイクロ命令の次のマイクロ
命令の実行を停止する停止手段とを備えている。
を送出するマイクロ命令に応答してデータの読出
又は書込を要求する要求手段と、この要求手段か
らの要求の受付を検出する要求受付検出手段と、
この要求受付検出手段での要求の受付検出時動作
しているマイクロ命令を解読する解読手段と、前
記要求手段からの要求が受け付けられたか否かを
調べるマイクロ命令が前記解読手段により解読さ
れたとき前記要求受付検出手段により要求受付が
検出されるまで前記マイクロ命令の次のマイクロ
命令の実行を停止する停止手段とを備えている。
本発明の第２の装置は、主記憶制御装置に要求
を送出するマイクロ命令に応答してデータの読出
又は書込を要求する要求手段と、この要求手段か
らの要求の受付を検出する要求受付検出手段と、
この要求受付検出手段での要求の受付検出時動作
しているマイクロ命令を解読する解読手段と、前
記要求手段からの要求が受け付けられたか否かを
調べるマイクロ命令が前記解読手段により解読さ
れたとき前記要求受付検出手段により要求受付が
検出されるまで前記マイクロ命令の次のマイクロ
命令の実行を停止する第１の停止手段と、前記要
求手段の要求の応答が受け付けられたか否かを検
出する応答受付検出手段と、前記要求手段の要求
の受け付けられたか否かを調べるマイクロ命令が
前記解読手段により解読されたとき前記応答受付
検出手段で応答の受付を検出するまで前記マイク
ロ命令の次のマイクロ命令の実行を停止する第２
の停止手段とを備えている。
を送出するマイクロ命令に応答してデータの読出
又は書込を要求する要求手段と、この要求手段か
らの要求の受付を検出する要求受付検出手段と、
この要求受付検出手段での要求の受付検出時動作
しているマイクロ命令を解読する解読手段と、前
記要求手段からの要求が受け付けられたか否かを
調べるマイクロ命令が前記解読手段により解読さ
れたとき前記要求受付検出手段により要求受付が
検出されるまで前記マイクロ命令の次のマイクロ
命令の実行を停止する第１の停止手段と、前記要
求手段の要求の応答が受け付けられたか否かを検
出する応答受付検出手段と、前記要求手段の要求
の受け付けられたか否かを調べるマイクロ命令が
前記解読手段により解読されたとき前記応答受付
検出手段で応答の受付を検出するまで前記マイク
ロ命令の次のマイクロ命令の実行を停止する第２
の停止手段とを備えている。
次に本発明について図面を参照して詳細に説明
する。
する。
第１図を参照すると、本発明の適用されるシス
テムは、データ処理装置１および２００、主記憶
制御装置２、および主記憶装置３００から構成さ
れている。
テムは、データ処理装置１および２００、主記憶
制御装置２、および主記憶装置３００から構成さ
れている。
本発明の一実施例は、演算および制御回路３、
制御用メモリ４、読出しレジスタ５、デコーダ
６、マイクロアドレスレジスタ７、要求受付制御
回路８、応答制御回路９およびアンド回路群１
０，１１および１２から構成されている。
制御用メモリ４、読出しレジスタ５、デコーダ
６、マイクロアドレスレジスタ７、要求受付制御
回路８、応答制御回路９およびアンド回路群１
０，１１および１２から構成されている。
各装置２００および３００は信号線２７，２
８，２０１および３０１を介して主記憶制御装置
２と接続されている。データ処理装置１におい
て、演算および制御回路３の出力信号２０は制御
用メモリ４とマイクロアドレスレジスタ７に供給
されている。該レジスタ７の出力信号４０は制御
用メモリ４のアドレスとして与えられ、制御用メ
モリ４からの出力信号２１は読出しレジスタ５に
供給される。また、アドレスレジスタ７および読
出しレジスタ５の更新信号３５および３６は演算
および制御回路３から与えられる。読出しレジス
タ５の出力信号２２はデコーダ６に与えられ、デ
コーダ出力信号２３，２４，２５および２６が出
力される。信号２２および２３は演算および制御
回路３に制御信号として与えられる。デコーダ６
の出力信号２４，２５および２６は演算および制
御回路３の出力信号３７とともにアンド回路１
０，１１および１２に入力され、それぞれ出力信
号３０，３１および３２を発生する。出力信号３
０，３１および主記憶制御装置２からの要求受付
信号２８は要求受付制御回路８に入力され、主記
憶制御装置２への要求信号２７、演算および制御
回路３への出力信号３３および応答制御回路９へ
の出力信号３９を発生する。出力信号３２は主記
憶制御装置２からの応答信号２９とともに応答制
御回路９に入力され、演算および制御回路３への
出力信号３４および要求受付制御回路８への出力
信号３８を発生するよう構成されている。
８，２０１および３０１を介して主記憶制御装置
２と接続されている。データ処理装置１におい
て、演算および制御回路３の出力信号２０は制御
用メモリ４とマイクロアドレスレジスタ７に供給
されている。該レジスタ７の出力信号４０は制御
用メモリ４のアドレスとして与えられ、制御用メ
モリ４からの出力信号２１は読出しレジスタ５に
供給される。また、アドレスレジスタ７および読
出しレジスタ５の更新信号３５および３６は演算
および制御回路３から与えられる。読出しレジス
タ５の出力信号２２はデコーダ６に与えられ、デ
コーダ出力信号２３，２４，２５および２６が出
力される。信号２２および２３は演算および制御
回路３に制御信号として与えられる。デコーダ６
の出力信号２４，２５および２６は演算および制
御回路３の出力信号３７とともにアンド回路１
０，１１および１２に入力され、それぞれ出力信
号３０，３１および３２を発生する。出力信号３
０，３１および主記憶制御装置２からの要求受付
信号２８は要求受付制御回路８に入力され、主記
憶制御装置２への要求信号２７、演算および制御
回路３への出力信号３３および応答制御回路９へ
の出力信号３９を発生する。出力信号３２は主記
憶制御装置２からの応答信号２９とともに応答制
御回路９に入力され、演算および制御回路３への
出力信号３４および要求受付制御回路８への出力
信号３８を発生するよう構成されている。
次に、本発明の特徴である要求を送出する命
令、要求が受け付けられたかどうかを調べる命令
また応答が来たかどうかを調べる命令を使用し
た、要求／受付回路の動作を中心に説明する。
令、要求が受け付けられたかどうかを調べる命令
また応答が来たかどうかを調べる命令を使用し
た、要求／受付回路の動作を中心に説明する。
なお、要求が受け付けられたかどうかを調べる
命令は前のメモリ要求に対する応答が返つてくる
前に要求を出すことができるようにもうけられて
いる。
命令は前のメモリ要求に対する応答が返つてくる
前に要求を出すことができるようにもうけられて
いる。
読出レジスタ５の出力信号２２がデコーダ６に
入力され主記憶制御装置２に対する要求命令２４
が論理値“１”になると、要求命令２４は演算お
よび制御回路３からの論理値“１”のフアームウ
エア有効信号３７とともにアンド回路１０に入力
され論理値“１”の出力信号３０が発生される。
要求受付制御回路８では、受付け条件がとられる
と論理値“１”の要求信号２７が主記憶制御装置
２に出力される。この要求信号２７は要求受付信
号２８が有効になると要求が受付けられたと判断
され要求信号２７が論理値“０”にされる。フア
ームウエアは要求命令２４を送出したあとでマイ
クロ命令群のマイクロ命令は順次実行されるが、
読出し要求の場合には、要求のアドレスレジスタ
のアドレスおよび要求パラメータ、書込みの場合
にはその他に書込データおよび部分書込指定等を
要求が受付けられるまで保守しなければならな
い。このためこのようなレジスタ類を変更する場
合には、要求が受付けられたかどうかを調べる命
令２５を論理値“１”にする。命令２５は論理値
“１”のマイクロ命令有効信号３７とアンド回路
１１に入力され論理値“１”のリクエスト同期信
号３１を発生する。この信号３１に応答して、要
求信号２７と要求受付信号２８の状態が調べら
れ、要求受付信号２８がまだ有効になつていない
時、マイクロ命令の実行を停止させる信号３３が
論理値“１”にされる。この信号３３が論理値
“１”になることによりアドレスレジスタ７およ
び読出しレジスタ５の更新信号３５および３６が
論理値“０”になりマイクロ命令の実行が停止さ
れる。また、要求受付信号２８が有効になり要求
が受付けられている場合には、マイクロ命令の実
行を停止させる信号３３は論理値“０”のままで
次のマイクロ命令が実行される。このように要求
が受付けられたかどうか調べる命令を持つことに
より、要求命令を出したあとも次に実行すべきマ
イクロ命令を実行することができ、ハードウエア
を有効に使用することができる。
入力され主記憶制御装置２に対する要求命令２４
が論理値“１”になると、要求命令２４は演算お
よび制御回路３からの論理値“１”のフアームウ
エア有効信号３７とともにアンド回路１０に入力
され論理値“１”の出力信号３０が発生される。
要求受付制御回路８では、受付け条件がとられる
と論理値“１”の要求信号２７が主記憶制御装置
２に出力される。この要求信号２７は要求受付信
号２８が有効になると要求が受付けられたと判断
され要求信号２７が論理値“０”にされる。フア
ームウエアは要求命令２４を送出したあとでマイ
クロ命令群のマイクロ命令は順次実行されるが、
読出し要求の場合には、要求のアドレスレジスタ
のアドレスおよび要求パラメータ、書込みの場合
にはその他に書込データおよび部分書込指定等を
要求が受付けられるまで保守しなければならな
い。このためこのようなレジスタ類を変更する場
合には、要求が受付けられたかどうかを調べる命
令２５を論理値“１”にする。命令２５は論理値
“１”のマイクロ命令有効信号３７とアンド回路
１１に入力され論理値“１”のリクエスト同期信
号３１を発生する。この信号３１に応答して、要
求信号２７と要求受付信号２８の状態が調べら
れ、要求受付信号２８がまだ有効になつていない
時、マイクロ命令の実行を停止させる信号３３が
論理値“１”にされる。この信号３３が論理値
“１”になることによりアドレスレジスタ７およ
び読出しレジスタ５の更新信号３５および３６が
論理値“０”になりマイクロ命令の実行が停止さ
れる。また、要求受付信号２８が有効になり要求
が受付けられている場合には、マイクロ命令の実
行を停止させる信号３３は論理値“０”のままで
次のマイクロ命令が実行される。このように要求
が受付けられたかどうか調べる命令を持つことに
より、要求命令を出したあとも次に実行すべきマ
イクロ命令を実行することができ、ハードウエア
を有効に使用することができる。
また、反応信号２９が応答制御回路９で受付け
られると要求受付制御回路８の制御信号３９の制
御により該応答信号２９が応答制御回路９内に保
持される。要求マイクロ命令２４が送出されたあ
ともマイクロ命令の実行は順次行なわれ、応答デ
ータ（情報）が必要になつた時要求の応答が来た
かどうかを調べる命令２６が論理値“１”にされ
る。命令２６はフアームウエア有効信号３７とア
ンド回路１２に入力され論理値“１”の応答同期
信号３２が送出される。この信号３２に応答して
応答制御回路９内に応答信号２９が入つたかどう
かが調べられ応答信号２９がまだ主記憶制御装置
２から戻つて来ない場合には、マイクロ命令の実
行を停止させる信号３８を論理値“１”にする。
前記同期信号３２の論理値“１”に応答してアド
レスレジスタ７および読出しレジスタ５の更新信
号３５および３６が論理値“０”になりマイクロ
命令の実行が停止状態になる。また、応答信号２
９が戻つている場合には、マイクロ命令の実行を
停止させる信号３４が論理値“０”でアドレスレ
ジスタ７および読出しレジスタ５の更新信号３５
および３６が論理値“１”になり次のマイクロ命
令の実行がなされる。
られると要求受付制御回路８の制御信号３９の制
御により該応答信号２９が応答制御回路９内に保
持される。要求マイクロ命令２４が送出されたあ
ともマイクロ命令の実行は順次行なわれ、応答デ
ータ（情報）が必要になつた時要求の応答が来た
かどうかを調べる命令２６が論理値“１”にされ
る。命令２６はフアームウエア有効信号３７とア
ンド回路１２に入力され論理値“１”の応答同期
信号３２が送出される。この信号３２に応答して
応答制御回路９内に応答信号２９が入つたかどう
かが調べられ応答信号２９がまだ主記憶制御装置
２から戻つて来ない場合には、マイクロ命令の実
行を停止させる信号３８を論理値“１”にする。
前記同期信号３２の論理値“１”に応答してアド
レスレジスタ７および読出しレジスタ５の更新信
号３５および３６が論理値“０”になりマイクロ
命令の実行が停止状態になる。また、応答信号２
９が戻つている場合には、マイクロ命令の実行を
停止させる信号３４が論理値“０”でアドレスレ
ジスタ７および読出しレジスタ５の更新信号３５
および３６が論理値“１”になり次のマイクロ命
令の実行がなされる。
以上説明したように要求が受付けられたかどう
か、および要求の応答が与えられたかどうかをマ
イクロ命令により調べることにより、要求を出し
てから要求の応答信号が戻つて来るまでマイクロ
命令の実行を停止させずにハードウエアを有効に
効率的に使用することができる。
か、および要求の応答が与えられたかどうかをマ
イクロ命令により調べることにより、要求を出し
てから要求の応答信号が戻つて来るまでマイクロ
命令の実行を停止させずにハードウエアを有効に
効率的に使用することができる。
次に第２図を参照しながら、要求受付制御回路
と応答制御回路とのマイクロ命令制御下における
動作を詳細に説明する。ブロツク１００は、要求
制御回路８、応答制御回路９、フリツプフロツプ
５０，５１，５２、および５３およびゲート５
６，５７，５８，５９，６０，６１および６２か
ら構成されている。
と応答制御回路とのマイクロ命令制御下における
動作を詳細に説明する。ブロツク１００は、要求
制御回路８、応答制御回路９、フリツプフロツプ
５０，５１，５２、および５３およびゲート５
６，５７，５８，５９，６０，６１および６２か
ら構成されている。
デコーダの出力２４，２５および２６は演算お
よび制御回路３からの出力信号３７とともにそれ
ぞれフリツプフロツプ５０、アンド回路５６およ
びナンド回路５７に供給されている。フリツプフ
ロツプ５０のホールドゲートには要求受付け可能
信号２８が入力される。フリツプフロツプ５０の
出力信号６３はアンド回路５６，６２と要求制御
回路８に入力されている。アンド回路６２の出力
信号２７は要求信号として主記憶制御装置２に入
力される。また、アンド回路５６の出力信号６５
は要求受付け可能信号２８とともにフリツプフロ
ツプ５１に入力されている。フリツプフロツプ５
１の出力信号６６はフリツプフロツプ５２の出力
信号７０とともにナンド回路５９に入力され、出
力信号６７を発生する。本信号６７はフアームウ
エア停止信号として演算および制御回路３に送ら
れる。フリツプフロツプ５２にはナンド回路５７
の出力信号６８とナンド回路５８の出力信号７４
が入力され出力信号７０を出力する。出力信号７
０はナンド回路５９に入力されるとともにナンド
回路５７の出力信号６９とともにナンド回路６０
に入力され、出力信号７１を発生する。出力信号
７１はナンド回路６１の一方の入力として与えら
れ出力信号７２を発生する。信号７２は応答信号
２９を入力とする応答制御回路９の出力信号７５
とともにフリツプフロツプ５３に入力されている
フリツプフロツプ５３の出力信号７３はナンド回
路５８および６１に入力されている。ナンド回路
５８の出力信号７４はフリツプフロツプ５２の入
力信号として与えられている。また応答制御回路
９は要求制御回路８と信号６４，７６を相互で授
受している。
よび制御回路３からの出力信号３７とともにそれ
ぞれフリツプフロツプ５０、アンド回路５６およ
びナンド回路５７に供給されている。フリツプフ
ロツプ５０のホールドゲートには要求受付け可能
信号２８が入力される。フリツプフロツプ５０の
出力信号６３はアンド回路５６，６２と要求制御
回路８に入力されている。アンド回路６２の出力
信号２７は要求信号として主記憶制御装置２に入
力される。また、アンド回路５６の出力信号６５
は要求受付け可能信号２８とともにフリツプフロ
ツプ５１に入力されている。フリツプフロツプ５
１の出力信号６６はフリツプフロツプ５２の出力
信号７０とともにナンド回路５９に入力され、出
力信号６７を発生する。本信号６７はフアームウ
エア停止信号として演算および制御回路３に送ら
れる。フリツプフロツプ５２にはナンド回路５７
の出力信号６８とナンド回路５８の出力信号７４
が入力され出力信号７０を出力する。出力信号７
０はナンド回路５９に入力されるとともにナンド
回路５７の出力信号６９とともにナンド回路６０
に入力され、出力信号７１を発生する。出力信号
７１はナンド回路６１の一方の入力として与えら
れ出力信号７２を発生する。信号７２は応答信号
２９を入力とする応答制御回路９の出力信号７５
とともにフリツプフロツプ５３に入力されている
フリツプフロツプ５３の出力信号７３はナンド回
路５８および６１に入力されている。ナンド回路
５８の出力信号７４はフリツプフロツプ５２の入
力信号として与えられている。また応答制御回路
９は要求制御回路８と信号６４，７６を相互で授
受している。
ここでマイクロ命令を使用した動作について説
明する。要求マイクロ命令２４が論理値“１”で
フアームウエア有効信号３７が論理値“１”であ
るとフリツプフロツプ５０がセツトされ論理値
“１”の出力信号６３を発生する。この信号６３
はアンド回路６２により要求信号２７として主記
憶制御装置２に出力される。また信号６３は要求
制御回路８に入力され記憶されている。要求受付
け可能信号２８が論理値“１”になると、要求信
号２７が主記憶制御装置に受け付けられたと思い
フリツプフロツプ５０をリセツトする。また、要
求受付け可能信号２８が論理値“１”の場合はフ
リツプフロツプ５０はリセツトされず論理値
“１”の要求信号２７を送出したままである。こ
こで要求が受付けられたかどうか調べる命令２５
が論理値“１”になつた場合アンド回路６５が論
理値“１”になりフリツプフロツプ５１を論理値
“１”にセツトする。フリツプフロツプ５１の出
力信号６６は論理値“０”になり、ナンド回路５
９の出力信号６７が論理値“１”になりマイクロ
命令の実行を停止する信号として演算および制御
回路３に入力されている。また要求受付け可能信
号２８が論理値“０”になるとフリツプフロツプ
５０とともにフリツプフロツプ５１もリセツトさ
れマイクロ命令の実行を停止する信号６７は論理
値“０”になり次のマイクロ命令の実行に進む。
論理値“１”の応答信号２９を応答制御回路９で
受付けると受付信号７５が論理値“１”になり、
応答受付フリツプフロツプ５３が論理値“１”に
セツトされる。応答受付信号７３はナンド回路５
８および６１に入力され応答が来たかどうかを調
べる命令が論理値“１”になるのを待つている。
この状態で応答が来たかどうかを調べる命令２６
が論理値“１”になるとフリツプフロツプ５２は
セツトされずナンド回路５９の出力信号６７は論
理値“０”のままで次のマイクロ命令が実行され
る。またナンド回路５７の一方の出力信号６９が
論理値“０”になることによりナンド回路６１の
出力信号７２が論理値“０”になり応答受付フリ
ツプフロツプ５３が論理値“０”にリセツトされ
る。また応答信号２９が応答制御回路９に受付け
られる前に命令２６が論理値“１”になつた場合
フリツプフロツプ５２が論理値“１”にセツトさ
れナンド回路５９の出力信号６７が論理値“１”
になりマイクロ命令の実行を停止させることによ
り実現できる。
明する。要求マイクロ命令２４が論理値“１”で
フアームウエア有効信号３７が論理値“１”であ
るとフリツプフロツプ５０がセツトされ論理値
“１”の出力信号６３を発生する。この信号６３
はアンド回路６２により要求信号２７として主記
憶制御装置２に出力される。また信号６３は要求
制御回路８に入力され記憶されている。要求受付
け可能信号２８が論理値“１”になると、要求信
号２７が主記憶制御装置に受け付けられたと思い
フリツプフロツプ５０をリセツトする。また、要
求受付け可能信号２８が論理値“１”の場合はフ
リツプフロツプ５０はリセツトされず論理値
“１”の要求信号２７を送出したままである。こ
こで要求が受付けられたかどうか調べる命令２５
が論理値“１”になつた場合アンド回路６５が論
理値“１”になりフリツプフロツプ５１を論理値
“１”にセツトする。フリツプフロツプ５１の出
力信号６６は論理値“０”になり、ナンド回路５
９の出力信号６７が論理値“１”になりマイクロ
命令の実行を停止する信号として演算および制御
回路３に入力されている。また要求受付け可能信
号２８が論理値“０”になるとフリツプフロツプ
５０とともにフリツプフロツプ５１もリセツトさ
れマイクロ命令の実行を停止する信号６７は論理
値“０”になり次のマイクロ命令の実行に進む。
論理値“１”の応答信号２９を応答制御回路９で
受付けると受付信号７５が論理値“１”になり、
応答受付フリツプフロツプ５３が論理値“１”に
セツトされる。応答受付信号７３はナンド回路５
８および６１に入力され応答が来たかどうかを調
べる命令が論理値“１”になるのを待つている。
この状態で応答が来たかどうかを調べる命令２６
が論理値“１”になるとフリツプフロツプ５２は
セツトされずナンド回路５９の出力信号６７は論
理値“０”のままで次のマイクロ命令が実行され
る。またナンド回路５７の一方の出力信号６９が
論理値“０”になることによりナンド回路６１の
出力信号７２が論理値“０”になり応答受付フリ
ツプフロツプ５３が論理値“０”にリセツトされ
る。また応答信号２９が応答制御回路９に受付け
られる前に命令２６が論理値“１”になつた場合
フリツプフロツプ５２が論理値“１”にセツトさ
れナンド回路５９の出力信号６７が論理値“１”
になりマイクロ命令の実行を停止させることによ
り実現できる。
また、この要求命令の要求先は他データ処理装
置の通信要求でも主記憶装置に対するメモリ要求
にも使用できる。
置の通信要求でも主記憶装置に対するメモリ要求
にも使用できる。
本発明には要求を出すための命令と要求が受付
けられたかどうかを調べて受付けられるまでマイ
クロ命令の実行を停止させる命令，要求の応答が
来たかどうかを調べ応答が来るまでマイクロ命令
の実行を停止させる命令を持つことにより、マイ
クロ命令の実行を停止させずハードウエアを有効
に効率的に使用することができる。
けられたかどうかを調べて受付けられるまでマイ
クロ命令の実行を停止させる命令，要求の応答が
来たかどうかを調べ応答が来るまでマイクロ命令
の実行を停止させる命令を持つことにより、マイ
クロ命令の実行を停止させずハードウエアを有効
に効率的に使用することができる。
第１図は本発明の一実施例を示す図、および第
２図は第１図で示した要求受付制御回路とリプラ
イ制御回路とを有するブロツクの詳細な構成を示
す図である。 第１図および第２図において、１，２００……
データ処理装置、２……主記憶制御装置、３……
演算および制御回路、４……制御用メモリ、５…
…読出しレジスタ、６……デコーダ、７……アド
レスレジスタ、８……要求受付制御回路、９……
応答制御回路、１００……要求受付制御および応
答制御部、１０，１１，１２，５６，６２……ア
ンド回路、５７，５８，５９，６０，６１……ナ
ンド回路、５０，５１，５２，５３……フリツプ
フロツプ、８……要求制御回路、９……受付制御
回路、３００……主記憶装置。
２図は第１図で示した要求受付制御回路とリプラ
イ制御回路とを有するブロツクの詳細な構成を示
す図である。 第１図および第２図において、１，２００……
データ処理装置、２……主記憶制御装置、３……
演算および制御回路、４……制御用メモリ、５…
…読出しレジスタ、６……デコーダ、７……アド
レスレジスタ、８……要求受付制御回路、９……
応答制御回路、１００……要求受付制御および応
答制御部、１０，１１，１２，５６，６２……ア
ンド回路、５７，５８，５９，６０，６１……ナ
ンド回路、５０，５１，５２，５３……フリツプ
フロツプ、８……要求制御回路、９……受付制御
回路、３００……主記憶装置。
Claims (1)
- 【特許請求の範囲】 １ 主記憶制御装置に要求を送出するマイクロ命
令に応答してデータの読出又は書込を要求する要
求手段と、 この要求手段からの要求の受付を検出する要求
受付検出手段と、 この要求受付検出手段での要求の受付検出時動
作しているマイクロ命令を解読する解読手段と、 前記要求手段からの要求が受け付けられたか否
かを調べるマイクロ命令が前記解読手段により解
読されたとき前記要求受付検出手段により要求受
付が検出されるまで、前記マイクロ命令の次のマ
イクロ命令の実行を停止する停止手段とを備えた
ことを特徴とするデータ処理装置。 ２ 主記憶制御装置に要求を送出するマイクロ命
令に応答してデータの読出又は書込を要求する要
求手段と、 この要求手段からの要求の受付を検出する要求
受付検出手段と、 この要求受付検出手段での要求受付検出時動作
しているマイクロ命令を解読する解読手段と、 前記要求手段からの要求が受け付けられたか否
かを調べるマイクロ命令が前記解読手段により解
読されたとき前記要求受付検出手段により要求受
付が検出されるまで前記マイクロ命令の次のマイ
クロ命令の実行を停止する第１の停止手段と、 前記要求手段の要求の応答が受け付けられたか
否かを検出する応答受付検出手段と、 前記要求手段の要求の応答が受け付けられたか
否かを調べるマイクロ命令が前記解読手段により
解読されたとき前記応答受付検出手段で応答の受
付を検出するまで前記マイクロ命令の次のマイク
ロ命令の実行を停止する第２の停止手段とを備え
ていることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2751581A JPS57141757A (en) | 1981-02-26 | 1981-02-26 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2751581A JPS57141757A (en) | 1981-02-26 | 1981-02-26 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57141757A JPS57141757A (en) | 1982-09-02 |
| JPH0258647B2 true JPH0258647B2 (ja) | 1990-12-10 |
Family
ID=12223258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2751581A Granted JPS57141757A (en) | 1981-02-26 | 1981-02-26 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57141757A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0619760B2 (ja) * | 1986-04-23 | 1994-03-16 | 日本電気株式会社 | 情報処理装置 |
-
1981
- 1981-02-26 JP JP2751581A patent/JPS57141757A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57141757A (en) | 1982-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940001273B1 (ko) | 버스사이클을 제어하는 방법 및 마이크로컴퓨터 | |
| JPH0354375B2 (ja) | ||
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| JPS6030983B2 (ja) | 周辺装置制御ユニツト | |
| US5544333A (en) | System for assigning and identifying devices on bus within predetermined period of time without requiring host to do the assignment | |
| JPH0258647B2 (ja) | ||
| US5542057A (en) | Method for controlling vector data execution | |
| JP2990800B2 (ja) | 割込み処理装置 | |
| JP3067408B2 (ja) | メモリアクセス制御装置の診断方式 | |
| JPH0222416B2 (ja) | ||
| JP2854066B2 (ja) | マルチプロセッサシステム | |
| JP2632859B2 (ja) | メモリアクセス制御回路 | |
| JP2968727B2 (ja) | ライト動作確認装置 | |
| JP2789939B2 (ja) | 情報処理装置 | |
| JPS5834856B2 (ja) | キオクセイギヨソウチ | |
| JPS59165171A (ja) | マルチプロセツサシステムにおける個別リセツト方式 | |
| JPS6174045A (ja) | マルチプロセツサシステムにおけるチヤネル制御方式 | |
| JPS6236578B2 (ja) | ||
| JPH01258291A (ja) | デュアルポートメモリのアクセス制御装置 | |
| JPS6257048A (ja) | 分散型プロセツサシステム | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| JPS5825299B2 (ja) | メモリ制御方式 | |
| JPS615365A (ja) | 情報処理システム | |
| JP2001344194A (ja) | バス・ブリッジを有する制御システム | |
| JPH03144740A (ja) | プロセッサ比較装置と命令供給装置 |