JP2632859B2 - メモリアクセス制御回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 複数のメモリアクセスを連続して実行する場合におい
て効率が良くかつ高速なメモリアクセスを行うためのメ
モリアクセス制御回路に関し， メモリアクセスの動作を指示する情報を保持するポー
トの管理手順を簡単にし，使用効率を向上することを目
的とし， 該主記憶装置から読出されたデータ又は書込むべきデ
ータを一時的に保持するメモリアクセスバッファと，マ
イクロプログラムを実行するマイクロプロセッサと，マ
イクロプログラムの指示により，主記憶装置とメモリア
クセスバッファとの間のデータ転送を制御するための情
報を保持するメモリアクセスポートと，マイクロプログ
ラムが指定したメモリアクセスバッファのアドレスとメ
モリアクセスポートが保持しているメモリアクセスバッ
ファのアドレスとを比較する手段とを備え，該比較手段
の出力によってメモリアクセスの終了をチェックするよ
うに構成する。

〔産業上の利用分野〕

本発明はメモリアクセス制御回路に関するもので，更
に詳しくは，複数のメモリアクセスを連続して実行する
場合において効率が良くかつ高速なメモリアクセスを行
うためのメモリアクセス制御回路に関する。

近年のコンピュータシステムにおいてはその高速化及
び効率化のために，主記憶装置のデータ転送を制御する
ためにメモリアクセスバッファを設け，複数のポートに
よって複数のメモリアクセスを連続して実行するように
している。

このようなデータ転送において，メモリアクセスを効
率良く行うためには，メモリアクセスの終了を検出し，
速やかに次ステップのメモリアクセスを行う必要があ
る。

〔従来の技術〕

第３図は従来のメモリアクセス制御回路を示す図であ
る。

第３図において,11はプロセッサ内のマイクロ命令レ
ジスタ,31乃至34はメモリアクセスポート（以下ポー
ト）,42及び43はマルチプレクサ,5はポート番号レジス
タである。この例では４つのポートがあるので，マイク
ロプログラムは最大４つのメモリアクセスを同時に制御
できる。

第４図（Ａ）は第３図図示のメモリアクセス制御回路
におけるメモリアクセス制御の流れを示す図である。

以下，第３図及び第４図（Ａ）を用いて，従来のメモ
リアクセス制御動作を説明する。

最初に，マイクロプログラム（あるいはプロセッサ）
はポート31乃至34のうち空いている１つ（例えばポート
31）をリザーブし，リザーブできたポート31のポート番
号をプロセッサ内の汎用レジスタにセーブする。次に，
リザーブしたポート31に，メモリアクセスの動作を指示
する情報を書込み，メモリアクセスの開始を指示する
（ポートの起動）。

マイクロプログラムは残りの３つのポート32乃至34に
ついても同様にして必要に応じてこれらを起動する。こ
の場合，プログラムの実行のためにその時点で空いてい
る１つのポートが用いられるようにされる。このためマ
イクロプログラムは，プログラムとポート番号との対応
関係をとるように，前述の如くポート番号を汎用レジス
タにセーブする。

各ポート31乃至34において,V（V0乃至V3）はバリッド
ビットであり,FC（FC0乃至FC3）はフェッチ又はストア
の指示やデータ長の指示のためのファンクションビット
であり,BA（BA0乃至BA3）は図外のメモリアクセスバッ
ファのスタートアドレスを指示するためのアドレスビッ
トである。前記メモリアクセスの開始の指示によって，
ポート31乃至34のバリッドビットV0乃至V3がON（“1"状
態）になる。このバリッドビットV0乃至V3はメモリアク
セスが終了するとOFF（“0"状態）となる。

マイクロプログラムは、起動させておいたメモリアク
セスが終了したか否かを知るため，次の手順を行う。ま
ず，当該プログラムが使用しているポートのポート番号
を汎用レジスタの内容から知り，該ポート番号をポート
番号レジスタ５にセットする。マルチプレクサ43はポー
ト番号レジスタ５の内容に従い該当するポートのバリッ
ドビットＶを選択的に出力する。このとき，バリッドビ
ットＶがONであればメモリアクセスは終了していないも
のとされ，一方,OFFであればメモリアクセスは終了した
ものとされる。マイクロプログラムは，メモリアクセス
が終了していた場合，当該メモリアクセスを行ったポー
トをリリースする。即ち，プロセッサ内の汎用レジスタ
にセーブされた当該ポートのポート番号及びこれとプロ
グラムとの対応関係の情報を消去する（無効にする）必
要がある。

〔発明が解決しようとする問題点〕

上述の従来方法によると，ポートは，マイクロプログ
ラムの指示によって，汎用レジスタ内のポート番号等の
情報が無効とされるまでは，リリースされたことになら
ない。従って，メモリアクセスが終了してポートそれ自
体は使用可能な状態（実質上リリースされた状態）であ
るにも拘わらず，マイクロプログラムの指示があるまで
は使用状態にあるものとなっている。

このため，ポートの使用効率が悪く，メモリアクセス
が遅れるという問題がある。

また，第４図（Ａ）図示の如く，ポートの管理手順が
複雑である。

さらに，マイクロプログラムが多重レベルで走行する
構造のマイクロプロセッサにおいては，上位レベルのマ
イクロプログラムの実行に支障を生じることがある。即
ち，下位のマイクロプログラムが全ポートを使用中に，
上位のマイクロプログラムが割込んだ場合，マイクロプ
ログラムによって前述したリリースが行われるまでは，
上位のマイクロプログラムがメモリアクセスを行うこと
ができない。これを回避するには，各マイクロプログラ
ムレベルで使用できるポートの数を制限するか，又は，
各レベル毎にポートを割当てるという複雑な構成が必要
となる。

本発明は，メモリアクセスの動作を指示する情報を保
持するポートの管理手順を簡単にし，使用効率を向上す
ることを目的とするものである。

〔問題点を解決するための手段〕

第１図は本発明の原理構成図を示している。

第１図において,101は演算処置装置やシステム制御装
置を含む中央処理装置（CPU）,102は２又は３階層構成
の主記憶装置（MMU）,103は入出力プロセッサ（IOP）,9
1乃至9nは入出力装置（IOD1乃至IODn）である。主記憶
装置102は，バスを介して入出力プロセッサ103に接続さ
れる。入出力装置91乃至9nは，入出力プロセッサ103内
に設けられるチャネル部（図示せず）を介して入出力プ
ロセッサ103と接続される。

入出力プロセッサ103は，プロセッサ（マイクロプロ
セッサ:MP）1,メモリアクセスバッファ（MAB）2,メモリ
アクセスポート（以下，ポート:P1乃至P4）31乃至34,マ
ルチプレクサ41,比較回路（Ｃ）6,アンド（AND）ゲート
回路（Ａ）７及びオア（OR）ゲート回路（OR）８を備え
ている。

このようなコンピュータシステムにおいて，主記憶装
置102とマイクロプロセッサ１との間のデータの転送
は，メモリアクセスバッファ２を介して行われる。

入出力プロセッサ103は，主記憶装置102にメモリアク
セスバッファ２内のデータを書込み（ストア）するため
に，又は，主記憶装置102のデータをメモリアクセスバ
ッファ２に読出し（フェッチ）するために主記憶装置10
2をアクセスする。このメモリアクセスを実行するため
ポート31乃至34が設けられる。また，ポートの管理を容
易にし使用効率を向上するため，本発明に従って，比較
回路６が設けられる。

詳細は後述するが，ポート31乃至34には，マイクロプ
ロセッサ１から，メモリアクセスの動作を指示する情
報，即ちフェッチ又はストアの指示，データ長の指示，
メモリアクセスバッファ２内におけるアドレスの指定に
関する情報が書込まれる。ポート31乃至34の内容に基づ
いて，各ポートは，マルチプレクサ41によって順次選択
的にメモリアクセスバッファ２をアクセスしつつ，メモ
リアクセスを制御する。そして，メモリアクセス終了後
直ちにポート31乃至34がいわば自分自身でリリースを行
い，次の転送要求を受付けることができる。

〔作用〕

先に起動させておいたメモリアクセスが終了したか否
かを調べるために，マイクロプロセッサ１からマイクロ
プログラムが先に指定したメモリアクセス開始時のメモ
リアクセスバッファ２のスタートアドレスをバス12上に
送出する。一方各ポート31乃至34においては，先にマイ
クロプログラムが指定したメモリアクセスバッファ２の
スタートアドレスが比較回路６に送出される。比較回路
６の比較結果出力と，ポート31乃至34の内容のうち当該
ポートが起動中又は停止中であるかを示す情報Ｖとが,A
NDゲート７に供給される。

図面の簡単化のため第１図には図示していないが，比
較回路６及びANDゲート７は各ポート31乃至34に対応し
て設けられる。４つのANDゲートの出力を受けるORゲー
ト８の出力がメモリアクセスの終了を示す信号とされ
る。

上述の比較手段において上述の２つのアドレスが一致
した時に，当該アドレスを保持するポートについて，メ
モリアクセスが終了しているか否かが調べられる。した
がって，ポートの識別のための情報として，ポート番号
及びこれとプログラムとの対応関係に代えて，汎用レジ
スタ内にセーブされたメモリアクセスバッファの（スタ
ート）アドレスが用いられることになる。

これによって，ポートの管理手順が簡単になる。ま
た，ポートのリリースのために前述の汎用レジスタの内
容を無効にする手順が不要となるので，ポートが使用可
能となった時点で該ポートがリリースされたことにな
る。従って，ポートの使用効率が向上する。

〔実施例〕

次に，本発明の実施例におけるメモリ制御回路の具体
的構成及びその動作を，第２図及び第４図（Ｂ）によっ
て説明する。

第２図は本発明によるメモリアクセス制御回路を示す
図である。第２図において，第１図と同一のものは同一
の符号で示してある。

第２図において,11はマイクロ命令レジスタ（OP）で
あり，汎用レジスタ及びマルチプレクサ42と共にマイク
ロプロセッサ１内に設けられる。

31乃至34はポートである。各ポート31乃至34におい
て,V（V0乃至V3）はバリッドビットであり,FC（FC0乃至
FC3）はフェッチ又はストアの指示やデータ長の指示の
ためのファンクションビットであり,BA（BA0乃至BA3）
は図外のメモリアクセスバッファのスタートアドレスを
指示するためのアドレスビットである。前記メモリアク
セスの開始の指示によって，ポート31乃至34のバリッド
ビットV0乃至V3がON（“1"状態）になる。このバリッド
ビットV0乃至V3はメモリアクセスが終了するとOFF
（“0"状態）となる。

61乃至64は比較回路（又は一致／不一致判定回路）で
あり，ポート31乃至34の各々に対応して設けられる。比
較回路61乃至64は，第１図の比較回路６に対応し，その
一方の入力端子にはポート31乃至34の各々のアドレスビ
ットBA0乃至BA3の内容（複数ビット）が供給される。比
較回路61乃至64の他方の入力端子には，共通の入力とし
て，マイクロプログラムが指定したメモリアクセス開始
時のメモリアクセスバッファ２のアドレス（スタートア
ドレス）が供給される。

71乃至74はANDゲート回路であり，ポート31乃至34の
各々に対応して設けられる。ANDゲート71乃至74は，第
１図のANDゲート７に対応する。ANDゲート71乃至74の一
方の入力端子には，各々比較回路61乃至64の比較結果出
力が供給される。ANDゲート71乃至74の他方の入力端子
には，ポート31乃至34の各々のバリッドビットV0乃至V3
の内容が供給される。

８は，第１図図示と同一のORゲート回路であり,4つの
ANDゲート71乃至74の出力を受ける。

なお，この例においても,4つのポートがあるので，マ
イクロプログラムは最大４つのメモリアクセスを同時に
命令できる。ポートの数が４つに限定されないことは言
うまでもない。

第４図（Ｂ）は第２図図示のメモリアクセス制御回路
におけるメモリアクセス制御の流れを示す図である。

以下，第２図及び第４図（Ｂ）を用いて，本発明のメ
モリアクセス制御動作を説明する。

最初に，マイクロプログラム（すなわちマイクロプロ
セッサ１）はポート31乃至34のうち空いている１つ（例
えばポート31）をリザーブする。次に，リザーブしたポ
ート31に，メモリアクセスの動作を指示する情報を書込
み，メモリアクセスの開始を指示する。このときポート
31のバリッドビットV0はONとなり，アドレスビットBA0
は当該メモリアクセスにおいて使用されるメモリアクセ
スバッファ２内の空間のスタート（先頭）アドレスとな
る。一方マイクロプログラムは，アドレスビットBA0に
ストアされたアドレスと同一のアドレスを知っている
（自己が発したアドレスがそのまま該当するアドレスで
あるので）。

マイクロプログラムは残りの３つのポート32乃至34に
ついても同様にしてこれらを起動する。

マイクロプログラムは，先に起動しておいたメモリア
クセスが終了したか否かを調べるため，次の手順を行
う。まず，当該プログラムが上記終了したか否かを調べ
るために，先にメモリアクセス要求時に発したアドレス
ビットBAと同一のアドレスをバス12上に送出する。バス
12上のアドレスは，比較回路61乃至64に共通の入力とし
て供給される。

今，ポート31のアドレスビットBA0の内容と同一のア
ドレスが比較回路61乃至64に供給された場合を考える。

比較回路62乃至64の出力は，比較結果が不一致である
からOFFとなる。したがって，バリッドビットV1乃至V3
がON,OFFのいずれであるかに拘わらず,ANDゲート72乃至
74の出力はOFFとなる。

一方，比較回路61の出力は，比較結果が一致するか
ら,ONとなる。したがって，バリッドビットV0がONかOFF
であるかによって,ORゲート８の出力がON又はOFFに決定
される。即ち，バリッドビットV0がONの時,ORゲート８
の出力はONとなり，ポート31を使用してのメモリアクセ
スは終了していないと見ることができる。バリッドビッ
トV0がOFFの時,ORゲート８の出力はOFFとなり，ポート3
1を使用してのメモリアクセスは終了していることを知
ることができる。

他のポート32乃至34についても同様である。

このように，本発明では，ポート番号に代えてメモリ
アクセスが終了しているか否かを知りたい当該メモリア
クセスにおけるアドレス（この例ではメモリアクセスバ
ッファ２のスタートアドレス）を用いて，当該メモリア
クセスに使用しているポートを指定（選択）している。
即ち，当該メモリアクセスがどのポートによって実行さ
れていたかを意識する必要がない。そして，選択された
ポートのバリッドビットを参照することによって，メモ
リアクセスの終了を調べることができるようにしてい
る。

また，本発明では，ポートはそれ自体がメモリアクセ
スの終了によって使用可能な状態となった時点でリリー
スされ，ポート上のバリッドビットの内容を調べた後
に，従来のようにマイクロプログラムが動作して汎用レ
ジスタ内のポート番号（及びこれとプログラムとの対応
関係との情報）を無効とする如き手順が不要となる。

さらに，本発明では，多重に走行するマイクロプログ
ラムのうち，下位のマイクロプログラムが全ポートを使
用中に上位のマイクロプログラムが割込んだ場合，上位
のマイクロプログラムのメモリアクセスが速やかに行わ
れる。即ち，下位のレベルのメモリアクセスが終了し次
第，ポートがリリースされ，上位のレベルのメモリアク
セスが行われる。これにより，上位のマイクロプログラ
ムのメモリアクセスが拒絶されたり，逆に，下位のメモ
リアクセスを強制的に中断して上位のメモリアクセス終
了後にやり直すということが無くなる。

以上本発明を実施例により説明したが，本発明は本発
明の主旨に従い種々の変形が可能であり，これらを本発
明から排除するものではない。

〔発明の効果〕

以上説明したように，本発明によれば，ポートのいわ
ばビジーか否かをチェックする管理手順が簡単になり処
理が高速化されると共に，ポートのリリースを簡単な手
順で行うことができる。

【図面の簡単な説明】

第１図は本発明の原理構成図， 第２図は本発明によるメモリアクセス制御回路図， 第３図は従来技術によるメモリアクセス制御回路図， 第４図はメモリアクセス制御の手順を示す流れ図であ
り，第４図（Ａ）は従来技術による手順を示し，第４図
（Ｂ）は本発明による手順を示す。 １……マイクロプロセッサ， ２……メモリアクセスバッファ， 31乃至34……ポート， 6,61乃至64……比較回路， 7,71乃至74……ANDゲート回路， ８……ORゲート回路， 91乃至9n……入出力装置， 101……中央処理装置， 102……主記憶装置， 103……入出力プロセッサ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データの読出し及び書込みが可能な主記憶
   装置（102）と， 該主記憶装置（102）から読出されたデータ又は書込む
   べきデータを一時的に保持するメモリアクセスバッファ
   （２）と， マイクロプログラムを実行するマイクロプロセッサ
   （１）と， マイクロプログラムの指示により，主記憶装置（102）
   とメモリアクセスバッファ（２）との間のデータ転送を
   制御する複数のメモリアクセスポート（31乃至34）とを
   備えたデータ処理装置において， マイクロプログラムが指定したメモリアクセスバッファ
   （２）の１つのアドレスとメモリアクセスポート（31乃
   至34）が保持しているメモリアクセスバッファ（２）の
   アドレスとを比較する手段（６）を備え， 該比較手段の出力によって，先にメモリアクセスを実行
   せしめられているメモリアクセスポート（31乃至34）に
   よるメモリアクセスの終了をチェックすることを特徴と
   するメモリアクセス制御回路。