KR910003497A - 내부 버스라인 수를 줄인 데이타 처리장치 - Google Patents

내부 버스라인 수를 줄인 데이타 처리장치 Download PDF

Info

Publication number
KR910003497A
KR910003497A KR1019900010275A KR900010275A KR910003497A KR 910003497 A KR910003497 A KR 910003497A KR 1019900010275 A KR1019900010275 A KR 1019900010275A KR 900010275 A KR900010275 A KR 900010275A KR 910003497 A KR910003497 A KR 910003497A
Authority
KR
South Korea
Prior art keywords
address
bus
internal
buffer
data processing
Prior art date
Application number
KR1019900010275A
Other languages
English (en)
Other versions
KR920008426B1 (ko
Inventor
겐지 이지쓰
마사노부 유하라
히데노부 오오따
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR910003497A publication Critical patent/KR910003497A/ko
Application granted granted Critical
Publication of KR920008426B1 publication Critical patent/KR920008426B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
    • G06F12/0848—Partitioned cache, e.g. separate instruction and operand caches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means

Abstract

내용 없음.

Description

내부 버스라인 수를 줄인 데이타 처리장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 데이타 처리 시스템의 기본구성을 도시한 블록도,
제2도는 본 발명에 의한 데이타 처리 장치의 구성을 도시한 블록도,
제3도는 제2도에 나타낸 버스제어유니트를 도시한 블록도.

Claims (22)

  1. 버스제어 유니트(11), 메모리 관리 유니트(AAA), 실행 유니트(12), 및 내부버스들(5, 6, 8, 9)를 포함하고 상기 버스제어 유니트(11). 상기 메모리 관리 유니트(AAA) 및 상기 실행 유니트(12)가 상기 내부버스들(5, 6, 8, 9)에 의해서 연결되어 있고, 상기 내부버스들(5, 6, 8, 9)이 상기 버스 제어 유니트(11)와 상기 메모리 관리유니트(AAA) 사이에 연결되어 있는 양방향 버스로 구성되어 있는 내부어드레스버스(8)를 포함하고 있고 상기 내부어드레스버스(8)가 기입어드레스를 외부로부터 상기 메모리 관리 유니트(AAA)로 전달하는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  2. 제1항에 있어서, 상기 메모리 관리유니트(AAA)가 명령 어드레스 및 오퍼랜드어드레스를 선택하기 위하여 상기 양방향 내부어드레스 버스(8)를 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 상기 명령어드레스 및 상기 오퍼랜드 어드레스를 상기 양방향 내부 어드레스버스(8)로 전달하는 어드레스 선택기(10), 상기 양방향 내부 어드레스버스(8) 및 상기 외부어드레스 전달버스(9)를 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 상기 시스템버스(SB)로부터 전달된 어드레스를 보지하는 외부어드레스 버퍼(7), 상기 내부버스들(5, 6, 8, 9)중 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 메인메모리(15)내에 기억되어 있는 명령 데이타의 카피들을 보지하는 제1버퍼(1), 상기 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되고 또 상기 어드레스 버퍼(7)에 연결되어 있고 상기 제1버퍼(1)를 위한 제1테그(2), 상기 내부버스들(5, 6, 8, 9)중 상기 오퍼랜드 어드레스버스(6)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인메모리(15)내에 기억되어 있는 오퍼랜드의 카피들을 위한 제2버퍼(3), 및 상기 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기(10)와 상기 외부어드레스버퍼(7)에 연결되어 있고 상기 제2버퍼(3)을 위한 제2태그(4)을 포함하는 것을 특징으로 하는 내부버스라인수를 줄인데이타 처리장치.
  3. 제2항에 있어서, 상기 제1태그(2)와 상기 제2테그(4)가 기억되어 있는 각 데이타를 위한 발리디티 비트를 갖고 있는 리드/라이트회로(19), 상기 외부어드레스 버퍼(7)에 연결되어 있고 상기 외부 어드레스 버퍼(7)내에 기억되고 있는 어드레스 피지컬 어드레스로 데코딩하는 데코더(20), 및 상기 외부어드레스버퍼(7)와 상기 리드/라이트회로(19)에 연결되어 있고 상기 피지컬어드레스를 기준 어드레스와 비교하는 비교기(21)를 포함하고, 상기 피지컬어드레스가 기준어드레스와 일치될때에 상기 피지컬어드레스에 대응하는 상기 리드/라이트회로(19)내의 상기 배리디티 비트가 클리어 되는 것을 특징으로 하는 내부버스라인수를 줄인 데이타 처리 장치.
  4. 제3항에 있어서, 상기 제1태그(2)와 상기 제1태그 제어라인(13)을 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어신호 들에 응하여 비교동작을 행하고 상기 제2태그(4)가 제2태그 제어라인(14)를 거쳐서 상기 실행유 니트(12)로 부터 출력되는 제어 신호들에 응하여 비교동작을 행하는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  5. 제1항에 있어서, 상기 버스제어 유니트(11)가 상기 양방향 내부어드레스 버스(8)에 연결되어 있는 제1입력 게이트(111), 상기 제1입력게이트(111)에 연결되어 있는 제1레지스터(112), 상기 제1레지스터(112)와 상기 시스템버스(SB)에 연결되어 있는 제1출력게이트(113), 제어신호들을 공급받아 상기 제1입력게이트(111)와 상기 제1출력게이트(113)를 제어하는 입력/출력 제어회로(118), 상기 시스템버스(SB)에 연결되어 있는 제2입력게이트(116) 상기 제2입력 게이트(115)에 연결되어 있는 제2레지스터(115), 상기 제2레지스터(115)와 상기 양방향 내부어드레스 버스(8)에 연결되어 있는 제2출력게이트(114) 및 제어신호들을 공급받아 상기 입력게이트(116) 및 상기 제2출력게이트(113)을 제어하는 어드레스 감시 제어 회로(117)을 포함하고 있는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이타 처리 장치.
  6. 제5항에 있어서, 상기 데이타 처리장치(AA)가 독출동작 또는 기입동작을 행할때에 상기 입력/출력 제어 회로(118)이 상기 양방향 내부어드레스버스(8)내의 어드레스를 상기 시스템 버스(53)로 전달하는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  7. 제5항에 있어서, 상기 어드레스 감시 제어회로(117)가 상기 메인메모리(15)를 기입하기 위하여 상기 데이타 처리장치(AA)가 상기 시스템버스(SB)를 사용하지 않고 다른 데이타 처리장치(BB)가 상기 시스템버스(SB)를 사용할 경우에 상기 시스템버스(SB)내의 어드레스를 상기 양방향 내부 어드레스버스(8)로 전달하는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  8. 시스템버스(SB)에 연결되어 있고 또한, 상기 시스템버스(SB)와 그에 연결되어 있는 내부버스들(5, 6, 8, 9)간의 입력과 출력을 제어하는 버스제어유니트(11), 상기 내부버스들(5, 6, 8, 9)를 거쳐서 상기 버스제어유니트(11)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 데이타의 카피들을 보지하는 메모리 관리 유니트(AAA), 및 상기 내부버스들(5, 6, 8, 9)와 신호라인들(13, 14)를 거쳐서 상기 버스 제어유니트(11)와 상기 메모리 관리 유니트(AAA)에 연결되어 있고 각종 명령을 행하는 실행 유니트(12)를 포함하고, 상기 버스제어 유니트(11)와 상기 메모리 관리 유니트(AAA) 사이에 연결되어 있는 상기 내부버스들중 내부 어드레스 버스(8)가 양방향 버스로 구성되고 상기 양방향 내부어드레스버스(8)가 상기 시스템버스(SB)내의 기입 어드레스를 상기 메모리 관리유니트(AAA)로 전달하기 위하여 상기 내부버스들(5, 6, 8, 9)중 외부어드레스 전달 버스(9)에 연결되어 있는 것을 특징으로 하는 시스템버스(SB)를 거쳐서 메인 메모리(15)에 연결되어 있는 내부 버스라인 수를 줄인 데이타 처리장치.
  9. 제8항에 있어서, 상기 메모리 관리유니트(AAA)가, 상기 양방향 내부어드레스 버스(8)를 거쳐서 상기 버스 제어 유니트(11)에 연결되어 있고 명령 어드레스와 오퍼랜드 어드레스를 선택하고 상기 명령 어드레스와 오퍼랜 드 어드레스를 선택하고 상기 명령 어드레스와 상기 오퍼랜드 어드레스를 상기 양방향 내부 어드레스(8)로 전달하는 어드레스 선택기(10), 상기 양방향 내부어드레스 버스(8)와, 상기 외부어드레스 전달버스(9)를 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 상기 시스템 버스(SB)로부터 전달되어온 어드레스를 보지하는 외부 어드레스 버퍼(7), 상기 내부버스들(5, 6, 8, 9)중 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결 되어 있고 상기 메인 메모리(15)내에 기억되어 있는 명령 데이타의 카피들을 보지하는 제1버퍼(1), 상기 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기(10)와 상기 외부어드레스 버퍼(7)에 연결되어 있고 상기 제1버퍼(1)를 제1태그(2), 상기 내부버스들(5, 6, 8, 9)중 오퍼랜드 어드레스버스(6)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 오퍼랜드 데이타의 카피들을 보지하는 제2버퍼(3) 및 상기 명령어드레스 버스를 거쳐서 상기 어드레스 선택기(1O)와 상기 외부어드레스 버퍼(7)에 연결되어 있고 상기 제2버퍼(3)을 위한 제2태그(4)를 포함하고 있는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  10. 제9항에 있어서, 상기 제1태그(2) 및 제2태그(4)의 각각이 기억된 각 데이타를 위한 발리디티비티를 갖고 있는 리드/라이트회로(19), 상기 외부어드레스 버퍼에 연결되어 있고 외부 어드레스버퍼(7)에 기억되어 있는 어드레스를 피지컬 어드레스로 데코딩하는 데코더(20), 및 상기 외부 어드레스버퍼(7)와 상기 리드/라이트회로(19)에 연결되어 있고 상기 피지컬 어드레스를 기준어드레스와 비교하는 비교기(21)을 포함하고, 상기 피지컬 어드레스가 기준 어드레스와 일치하는 경우에 상기 피지컬어드레스에 대응하는 상기 리드/라이트회로(19)내의 상기 발리디티 비트가 클리어되는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  11. 제10항에 있어서, 상기 제1태그(2)가 상기 제1태그제어라인(19)을 거쳐서 상기 실행유니트(12)로부터 출력되는 제어신호들에 응하여 비교동작을 행하고 상기 제2태그(4)가 상기 제2태그 제어신호(14)를 거처서 상기 실행유니트(12)로부터 출력되는 제어 신호들에 응하여 비교동작을 행하는 것을 특징으로 하는 내부버스라인 수를 줄인 데이타 처리장치.
  12. 제8항에 있어서, 상기 버스제어 유니트(11)가, 상기 양방향 내부어드레스 버스(8)에 연결되어 있는 제1입력게이트(111), 상기 제1입력게이트(111)에 연결되어 있는 제1레지스터(112), 상기 제1레지스터(112)와 상기 시스템버스(SB)에 연결되어 있는 제1출력게이트(113), 제어신호들을 공급받아 상기 제1입력게이트(111)와 상기 제1출력게이트(113)을 제어하는 입력/출력제어회로(118), 상기 시스템버스(SB)에 연결되어 있는 제2입력게이트(116), 상기 제2입력게이트(116)에 연결되어 있는 제2레지스터(115), 상기 제2레지스터(115)와 상기 양방향 내부어드레스 버스(8)에 연결되어 있는 제2출력 게이트(114), 및 제어 신호들을 공급받아 상기 제2입력게이트(116)와 상기 제2출력게이트(113)을 제어하는 어드레스 감시 제어 회로(117)을 포함하고 있는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이타 처리장치.
  13. 제12항에 있어서, 상기 데이타 처리장치(AA)가 독출동작 또는 기입동작을 행할때에 상기 입력/출력 제어 회로(118)가 상기 양방향 내부어드레스 버스(8)내의 어드레스를 상기 시스템버스(SB)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이타 처리장치.
  14. 제12항에 있어서, 상기 데이타 처리장치(AA)가 상기 메인 메모리(15)를 기입하기 위하여 상기 시스템버스(SB)를 사용하지 않고 다른 데이타 처리장치(BB)가 상기 시스템버스(SB)를 사용할때에 상기 어드레스 감시 제어회로(117)가, 상기 시스템버스(SB)내의 어드레스를 상기 양방향 내부 어드레스버스(8)로 전달하는 것을 특징으로 하는 내부 버스라인 수를 줄인 데이타 처리장치.
  15. 복수의 데이타 처리장치(AA, BB), 메인 메모리(15), 상기 데이타 처리장치(AA, BB)와 상기 메인 메모리 메모리(15)를 연결하는 시스템버스들 갖고 있는 데이타 처리시스템에 있어서 상기 데이타 처리장치의 각각이 상기 시스템버스(SB)에 연결되어 있고 상기 시스템버스(SB)와 그에 연결되어 있는 내부버스들(5, 6, 8, 9)간의 입력 및 출력을 제어하는 버스제어 유니트(11), 상기 내부버스들(5, 6, 8, 9)을 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 데이타의 카피들을 보지하는 메모리 관리 유니트(AAA), 및 상기 내부버스들(5, 6, 8, 9)과 신호라인들(13, 14)를 거쳐서 상기 버스제어 유니트(11)와 상기 메모리 관리 유니트(AAA)에 연결되어 있고 각종 명령을 행하는 실행 유니트(12)를 포함하고, 상기 버스제어유니트(11)와 상기 메모리 관리 유니트(AAA)에 연결된 상기 내부버스들(5, 6, 8, 9)중 내부어드레스 버스(8)가 상기 양방향 버스에 의해서 구성되고 상기 양방향 내부 어드레스 버스(8)가 시스템버스(SB)내의 기입어드레스를 상기 메모리 관리 유니트(AAA)로 전달하기 위하여 상기 내부버스들(5, 6, 8, 9)중 외부 어드레스 전달 버스(9)에 연결되어 있는 것을 특징으로 하는 데이타 처리 시스템.
  16. 제15항에 있어서, 상기 메모리 관리유니트(AAA)가, 상기 양방향 내부 어드레스 버스(8)를 거쳐서 상기 버스 제어유니트(11)에 연결되어 있고 명령 어드레스 및 오퍼랜드 어드레스를 선택하고 상기 명령 어드레스와 오퍼랜드 어드레스를 상기 양방향 내부 어드레스(8)로 전달하는 어드레스 선택기(10), 상기 양방향 내부어드레스 버스(8)와, 상기 외부 어드레스 전달버스(9)를 거쳐서 상기 버스제어 유니트(11)에 연결되어 있고 상기 시스템 버스(SB)로부터 전달받은 어드레스를 보지하는 외부 어드레스버퍼(7), 상기 내부버스들(5, 6, 8, 9)중 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인메모리(15)내에 기억되어 있는 명령 데이타의 카피들을 보지하는 제1버퍼(1), 상기 명령 어드레스버스(5)를 거쳐서 상기 어드레스 선택기에 연결되고 또 상기 외부어드레스 버퍼(7)에 연결되어 있고 상기 제1버퍼(1)을 위한 제1테그(2), 상기 내부버스들(5, 6, 8, 9)중 오퍼랜드 어드레스버스(6)을 거쳐서 상기 어드레스 선택기(10)에 연결되어 있고 상기 메인 메모리(15)내에 기억되어 있는 오퍼랜드 데이타의 카피들을 보지하는 제2버퍼(3), 및 상기 명령 어드레스 버스(5)를 거쳐서 상기 어드레스 선택기(10)에 연결되고 또 상기 외부 어드레스 버퍼(7)에 연결되어 있고 상기 제2버퍼(3)을 위한 제2테그(4)를 포함하는 데이타 처리 시스템.
  17. 제16항에 있어서, 상기 제1테그(2) 및 제2태그(4)의 각각이 기억되어 있는 각 데이타를 위한 발리디티 비트를 갖고 있는 리드/라이트회로(19), 상기 외부어드레스 버퍼에 연결되어 있고 상기 외부어드레스 버퍼(7)내에 기억된 어드레스를 피지컬 어드레스로 데코딩하는 데코더(20), 및 상기 외부 어드레스 버퍼와 상기 리드/라이트 회로에 연결되어 있고 상기 피지컬 어드레스를 기준어드레스와 비교하는 비교기(21)을 포함하고, 상기 피지컬 어드레스와 기준 어드레스가 일치될때에 상기 피지컬 어드레스에 대응하는 상기 리드/라이트회로(19)내의 상기 발리티디 비트가 클리어 되는 것을 특징으로 하는 데이타 처리 시스템.
  18. 제17항에 있어서, 상기 제1태그(2)가 상기 제1태그 제어라인(13)을 거쳐서 상기 실행 유니트(12)로부터 출력되는 제어신호들에 응하여 비교동작을 행하고 상기 제2태그(4)가 상기 제2태그 제어신호(14)을 거쳐서 상기 실행유니트(12)로부터 출력되는 제어신호들에 응하여 비교동작을 행하는 것을 특징으로 하는 데이타 처리 시스템.
  19. 제15항에 있어서, 상기 버스제어 유니트(11)가, 상기 양방향 내부어드레스 버스(8)에 연결되어 있는 제1입력 게이트(111), 상기 제1입력게이트(111)에 연결되어 있는 제1레지스터(112), 상기 제1레지스터(112) 및 상기 시스템버스(SB)에 연결되어 있는 제1출력게이트(113), 제어신호들을 공급받아 상기 제1입력게이트(111)와 상기 제1출력게이트(113)을 제어하는 입력/출력 제어회로(118), 상기 시스템버스(SB)에 연결되어 있는 제2입력 게이트(116), 상기 제2입력 게이트(116)에 연결되어 있는 제2레지스터(115). 상기 제2레지스터(115)와 상기 양방향 내부 어드레스버스(8)에 연결되어 있는 제2출력게이트(114). 및 제어 신호들을 공급받아 상기 제2입력게이트(116)와 상기 제2출력 게이트(113)을 제어하는 어드레스 감시 제어 회로를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  20. 제19항에 있어서, 상기 입력/출력 제어회로(118)가 상기 양방향 내부 어드레스 버스(8)내의 어드레스를 상기 데이타 처리 장치(AA)가 독출동작 또는 기입동작을 행할때에 상기 시스템버스(SB)로 어드레스를 전달하는 것을 특징으로 하는 데이타 처리 시스템.
  21. 제19항에 있어서, 상기 메인 메모리(15)를 기입하기 위하여 상기 데이타 처리장치(AA)가 상기 시스템 버스(SB)를 사용하지 않고 다른 데이타 처리장치(BB)가 상기 시스템버스(SB)를 사용할때에 상기 어드레스 감시 제어회로(117)가, 상기 시스템버스(SB)내의 어드레스를 상기 양방향 내부 어드레스버스(8)로 전달하는 것을 특징으로 하는 데이타 처리 시스템.
  22. 단일 반도체로 구성되어 있는 모놀리식 마이크로 프로세서에 있어서, 내부 캐슈 메모리(1, 3), 명령을 실행하고 상기 내부 캐슈메모리(1, 3) 또는 외부 메모리(15)를 억세스하기 위하여 기입 어드레스를 출력하는 명령 실행수단(12), 상기 외부메모리(15)와 상기 내부 캐슈 메모리(1, 3)의 내용간의 어긋남을 검출하여 상기 내부 캐슈 메모리(1, 3)의 내용을 무효화하는 어드레스 감시수단(7), 어드레스의 입력과 출력을 하는 단자수단(119), 상기 단자수단(119), 상기 명령 실행수단(12), 및 상기 어드레스 감시수단들간에 연결되어 있고 상기 명령실행 수단(12)과 외부기입 어드레스로부터 출력되는 기입 어드레스를 상기 어드레스 감시수단(7)으로 전달하는 양방향 내부 어드레스버스(S)을 포함하고 있는 것을 특징으로 하는 모놀리식 마이크로 프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900010275A 1989-07-07 1990-07-07 내부 버스라인 수를 줄인 데이타 처리 장치 KR920008426B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP1174253A JP2511146B2 (ja) 1989-07-07 1989-07-07 デ―タ処理装置
JP174253 1989-07-07
JP1-174253 1989-07-07

Publications (2)

Publication Number Publication Date
KR910003497A true KR910003497A (ko) 1991-02-27
KR920008426B1 KR920008426B1 (ko) 1992-09-28

Family

ID=15975397

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900010275A KR920008426B1 (ko) 1989-07-07 1990-07-07 내부 버스라인 수를 줄인 데이타 처리 장치

Country Status (4)

Country Link
US (1) US5440696A (ko)
EP (1) EP0407219A3 (ko)
JP (1) JP2511146B2 (ko)
KR (1) KR920008426B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5815675A (en) * 1996-06-13 1998-09-29 Vlsi Technology, Inc. Method and apparatus for direct access to main memory by an I/O bus
CN102184147A (zh) * 2011-05-05 2011-09-14 汉柏科技有限公司 基于内存接口的数据处理加速装置及方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5427741A (en) * 1977-08-03 1979-03-02 Toshiba Corp Information processing organization
US4315308A (en) * 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
JPS55108027A (en) * 1979-02-09 1980-08-19 Nec Corp Processor system
CA1247248A (en) * 1984-12-07 1988-12-20 Shouki Yoshida Transfer control equipment
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
JP2539357B2 (ja) * 1985-03-15 1996-10-02 株式会社日立製作所 デ−タ処理装置
JPS63223846A (ja) * 1987-03-12 1988-09-19 Matsushita Electric Ind Co Ltd キヤツシユ・メモリ−
JPS63240650A (ja) * 1987-03-28 1988-10-06 Toshiba Corp キヤツシユメモリ装置
JPH0644261B2 (ja) * 1987-11-13 1994-06-08 富士通株式会社 マルチプロセッサシステムにおけるキャッシュ制御方式
GB8728494D0 (en) * 1987-12-05 1988-01-13 Int Computers Ltd Multi-cache data storage system
US5185878A (en) * 1988-01-20 1993-02-09 Advanced Micro Device, Inc. Programmable cache memory as well as system incorporating same and method of operating programmable cache memory
US5113180A (en) * 1988-04-20 1992-05-12 International Business Machines Corporation Virtual display adapter
US4939641A (en) * 1988-06-30 1990-07-03 Wang Laboratories, Inc. Multi-processor system with cache memories
JP2712131B2 (ja) * 1989-01-23 1998-02-10 株式会社日立製作所 通信制御装置
US5220651A (en) * 1989-10-11 1993-06-15 Micral, Inc. Cpu-bus controller for accomplishing transfer operations between a controller and devices coupled to an input/output bus
US5218686A (en) * 1989-11-03 1993-06-08 Compaq Computer Corporation Combined synchronous and asynchronous memory controller
US5283880A (en) * 1991-01-02 1994-02-01 Compaq Computer Corp. Method of fast buffer copying by utilizing a cache memory to accept a page of source buffer contents and then supplying these contents to a target buffer without causing unnecessary wait states

Also Published As

Publication number Publication date
US5440696A (en) 1995-08-08
JP2511146B2 (ja) 1996-06-26
EP0407219A3 (en) 1992-09-02
EP0407219A2 (en) 1991-01-09
JPH0340149A (ja) 1991-02-20
KR920008426B1 (ko) 1992-09-28

Similar Documents

Publication Publication Date Title
US5659696A (en) Method and apparatus for determining address location and taking one of two actions depending on the type of read/write data transfer required
KR910001555A (ko) 데이타 프로세서
KR860009351A (ko) 입출력 제어 시스템
KR930016885A (ko) 컴퓨터 시스템 및 입력/출력 장치와 중앙처리장치간의 중재방법
KR930016888A (ko) 컴퓨터 시스템 및 시스템 메모리 액세스 제어방법
KR880001167B1 (ko) 외부 기억 장치 제어용 회로
KR870004365A (ko) 직렬 전송선을 갖춘 채널용 데이터 전송장치 및 그 전송방법
JPS5914778B2 (ja) デ−タ処理装置
US5664142A (en) Chained DMA devices for crossing common buses
US4344130A (en) Apparatus to execute DMA transfer between computing devices using a block move instruction
GB2412767A (en) Processor with at least two buses between a read/write port and an associated memory with at least two portions
KR910003497A (ko) 내부 버스라인 수를 줄인 데이타 처리장치
KR920010977B1 (ko) 개선된 성능의 메모리 버스 아키텍쳐(memory bus architecture)
KR890016475A (ko) 다이렉트 메모리 액세스 제어장치
JPH0238968B2 (ko)
JPH0227696B2 (ja) Johoshorisochi
KR970002412B1 (ko) 디엠에이(dma)가 가능한 통신코프러세서 보드
KR100606698B1 (ko) 인터페이스 장치
KR100259585B1 (ko) 디엠에이 콘트롤러
KR0129793B1 (ko) 태그 비트를 사용한 메모리 엑세스 장치 및 방법
JP2632859B2 (ja) メモリアクセス制御回路
JP3086245B2 (ja) 他系アクセス指定装置
KR920008447B1 (ko) 메모리 액세스 제어 시스템 및 방법
JP2552025B2 (ja) データ転送方式
JPH06161945A (ja) メモリデータ転送装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090716

Year of fee payment: 18

EXPY Expiration of term