JP2712131B2 - 通信制御装置 - Google Patents
通信制御装置Info
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- JP2712131B2 JP2712131B2 JP1013511A JP1351189A JP2712131B2 JP 2712131 B2 JP2712131 B2 JP 2712131B2 JP 1013511 A JP1013511 A JP 1013511A JP 1351189 A JP1351189 A JP 1351189A JP 2712131 B2 JP2712131 B2 JP 2712131B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はDMA（Direct Memory Access）コントロー
ラに関するもので、例えば、サービス総合デジタル網
（ISDN:Integrated Service Degital Netwark）に含ま
れる通信制御装置（通信機能装置又は通信アダプタ）等
のDMAコントローラに利用して特に有効な技術に関する
ものである。
ラに関するもので、例えば、サービス総合デジタル網
（ISDN:Integrated Service Degital Netwark）に含ま
れる通信制御装置（通信機能装置又は通信アダプタ）等
のDMAコントローラに利用して特に有効な技術に関する
ものである。
マイクロコントローラやデータの入出力装置を含むシ
ステムにおいて、このシステムに設けられた主記憶装置
と入出力装置との間でデータ転送を高速に行うDMAコン
トローラの例として、米国インテル（Intel）社の82258
（ADMA）がある。
ステムにおいて、このシステムに設けられた主記憶装置
と入出力装置との間でデータ転送を高速に行うDMAコン
トローラの例として、米国インテル（Intel）社の82258
（ADMA）がある。
ADMAについては、1986年１月、『日経データプロマイ
コン』のMC1−153−401ないし413に記載されている。
コン』のMC1−153−401ないし413に記載されている。
上記に記載されるようなDMAコントローラでは、第４
図に示されるように、主記憶装置のアドレスを生成する
アドレスユニットADUと、バイトカウントユニットBCU、
チャンネルコマンドレジスタCCRならびに制御ステータ
スレジスタCSR等が内部データバスに接続され、これら
を含めて、DMAコントローラ全体の制御を中央制御ユニ
ットCCUが行う構成となっている。
図に示されるように、主記憶装置のアドレスを生成する
アドレスユニットADUと、バイトカウントユニットBCU、
チャンネルコマンドレジスタCCRならびに制御ステータ
スレジスタCSR等が内部データバスに接続され、これら
を含めて、DMAコントローラ全体の制御を中央制御ユニ
ットCCUが行う構成となっている。
ところが、このようなDMAコントローラの構成を、高
速データ転送が要求される分野、その一つの例としてサ
ービス総合デジタル網における通信制御装置に用いた場
合、この通信制御装置を介して伝達される通信データの
レートが高速化されるにしたがって、次のような問題点
が生じることが、本願発明者等によって明らかとなっ
た。すなわち、上記DMAコントローラでは、各チャンネ
ルのコマンド及びステータス等を中央制御ユニットCCU
が管理している。このため、データレートが高速化され
るにしたがって、中央制御ユニットCCUの処理負担が増
大し、その結果、DMAコントローラのスループットが低
下して、通信制御装置ひいてはサービス総合デジタル網
の伝送レートが制約を受けるものである。
速データ転送が要求される分野、その一つの例としてサ
ービス総合デジタル網における通信制御装置に用いた場
合、この通信制御装置を介して伝達される通信データの
レートが高速化されるにしたがって、次のような問題点
が生じることが、本願発明者等によって明らかとなっ
た。すなわち、上記DMAコントローラでは、各チャンネ
ルのコマンド及びステータス等を中央制御ユニットCCU
が管理している。このため、データレートが高速化され
るにしたがって、中央制御ユニットCCUの処理負担が増
大し、その結果、DMAコントローラのスループットが低
下して、通信制御装置ひいてはサービス総合デジタル網
の伝送レートが制約を受けるものである。
この発明の目的は、スループットの向上を図ったDMA
コントローラを提供することにある。この発明の他の目
的は、DMAコントローラを含む通信制御装置ひいてはサ
ービス総合デジタル網の伝送レートを高めることにあ
る。
コントローラを提供することにある。この発明の他の目
的は、DMAコントローラを含む通信制御装置ひいてはサ
ービス総合デジタル網の伝送レートを高めることにあ
る。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
サービス総合デジタル網の通信制御装置等に含まれるDM
Aコントローラにおいて、各チャンネル部に関する転送
アドレス及び転送バイト数等の転送パラメータならびに
コマンド及びステータス等の制御パラメータを各チャン
ネル部に置き、個別に管理するとともに、データアッセ
ンブラを各チャンネル部ごとに設け、通信データの組み
立て管理を個別に行うものである。
要を簡単に説明すれば、下記の通りである。すなわち、
サービス総合デジタル網の通信制御装置等に含まれるDM
Aコントローラにおいて、各チャンネル部に関する転送
アドレス及び転送バイト数等の転送パラメータならびに
コマンド及びステータス等の制御パラメータを各チャン
ネル部に置き、個別に管理するとともに、データアッセ
ンブラを各チャンネル部ごとに設け、通信データの組み
立て管理を個別に行うものである。
上記した手段によれば、DMAコントローラの転送制御
部の処理負担を軽減できるとともに、転送パラメータや
制御パラメータの管理ならびに通信データの組み立て処
理を、複数のチャンネル部で並行して行うことができ
る。その結果、相応してDMAコントローラのスループッ
トを高めることができ、DMAコントローラを含む通信制
御装置ひいてはサービス総合デジタル網の伝送レートを
高めることができる。
部の処理負担を軽減できるとともに、転送パラメータや
制御パラメータの管理ならびに通信データの組み立て処
理を、複数のチャンネル部で並行して行うことができ
る。その結果、相応してDMAコントローラのスループッ
トを高めることができ、DMAコントローラを含む通信制
御装置ひいてはサービス総合デジタル網の伝送レートを
高めることができる。
第１図には、この発明が適用されたDMAコントローラ
（DMAC）の一実施例のブロック図が示されている。ま
た、第２図には、第１図のDMAコントローラを含む通信
制御装置CCUの一実施例のブロック図が示され、第３図
には、第１図のDMAコントローラの機能分担を説明する
ための概念図が示されている。これらの図をもとに、こ
の実施例のDMAコントローラ及び通信制御装置CCUの構成
と動作の概要ならびにその特徴について説明する。な
お、第２図の各ブロックを構成する回路素子は、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上において形成される。
（DMAC）の一実施例のブロック図が示されている。ま
た、第２図には、第１図のDMAコントローラを含む通信
制御装置CCUの一実施例のブロック図が示され、第３図
には、第１図のDMAコントローラの機能分担を説明する
ための概念図が示されている。これらの図をもとに、こ
の実施例のDMAコントローラ及び通信制御装置CCUの構成
と動作の概要ならびにその特徴について説明する。な
お、第２図の各ブロックを構成する回路素子は、特に制
限されないが、単結晶シリコンのような１個の半導体基
板上において形成される。
この実施例の通信制御装置CCUは、特に制限されない
が、サービス総合デジタル網の加入者線装置又は交換装
置に設けられ、LAPDコントローラとして、LAPD（Link A
ccess Procedure on the D cha−nnel）プロトコルに適
合したコンピュータ間のデータ通信をサポートする。通
信制御装置CCUは、特に制限されないが、ホストインタ
フェースHIO及びDMAコントローラを備え、これらを介し
て、ホストシステムのコントロールバスＣ−BUS及びデ
ータバスＤ−BUSならびにアドレスバスＡ−BUSに結合さ
れる。また、送信チャンネルCHT及び受信チャンネルCHR
を含む回線制御部SIOを備え、これらを介して、例えば
網制御装置NCUに結合され、さらにサービス総合デジタ
ル網の通信回線に結合される。通信制御装置CCUは、上
記通信回線ならびに網制御装置NCUを介して結合される
図示されないコンピュータと対応するホストプロセッサ
HOST−CPUとの間で授受されるべき一連のデータを、予
め定められた通信プロトコルに従って転送する機能を持
つ。その結果、ホストプロセッサHOST−CPUならびに図
示されない相手側のコンピュータ等は、通信回線の存在
やその通信プロトコルを意識することなく、一連の通信
データを授受できる。
が、サービス総合デジタル網の加入者線装置又は交換装
置に設けられ、LAPDコントローラとして、LAPD（Link A
ccess Procedure on the D cha−nnel）プロトコルに適
合したコンピュータ間のデータ通信をサポートする。通
信制御装置CCUは、特に制限されないが、ホストインタ
フェースHIO及びDMAコントローラを備え、これらを介し
て、ホストシステムのコントロールバスＣ−BUS及びデ
ータバスＤ−BUSならびにアドレスバスＡ−BUSに結合さ
れる。また、送信チャンネルCHT及び受信チャンネルCHR
を含む回線制御部SIOを備え、これらを介して、例えば
網制御装置NCUに結合され、さらにサービス総合デジタ
ル網の通信回線に結合される。通信制御装置CCUは、上
記通信回線ならびに網制御装置NCUを介して結合される
図示されないコンピュータと対応するホストプロセッサ
HOST−CPUとの間で授受されるべき一連のデータを、予
め定められた通信プロトコルに従って転送する機能を持
つ。その結果、ホストプロセッサHOST−CPUならびに図
示されない相手側のコンピュータ等は、通信回線の存在
やその通信プロトコルを意識することなく、一連の通信
データを授受できる。
第２図において、通信制御装置CCUは、内部処理ユニ
ットIPUを基本構成とする。この内部処理ユニットIPU
は、特に制限されないが、ユニット制御回路Ｕ−CTL及
び算術論理演算回路ALUを含み、さらにレジスタ群REGな
らびにリードオンリーメモリROM及びランダムアクセス
メモリRAMを含む。そのうち、ユニット制御回路Ｕ−CTL
と算術論理演算回路ALUならびにレジスタ群REG及びラン
ダムアクセスメモリRAMは、内部バスＩ−BUSを介して、
互いに結合される。内部バスＩ−BUSは、その一方にお
いてホストインタフェースHIOに結合され、その他方に
おいて、回線制御部SIO及びDMAコントローラ（DMAC）に
結合される。
ットIPUを基本構成とする。この内部処理ユニットIPU
は、特に制限されないが、ユニット制御回路Ｕ−CTL及
び算術論理演算回路ALUを含み、さらにレジスタ群REGな
らびにリードオンリーメモリROM及びランダムアクセス
メモリRAMを含む。そのうち、ユニット制御回路Ｕ−CTL
と算術論理演算回路ALUならびにレジスタ群REG及びラン
ダムアクセスメモリRAMは、内部バスＩ−BUSを介して、
互いに結合される。内部バスＩ−BUSは、その一方にお
いてホストインタフェースHIOに結合され、その他方に
おいて、回線制御部SIO及びDMAコントローラ（DMAC）に
結合される。
ユニット制御回路Ｕ−CTLは、特に制限されないが、
算術論理演算回路ALUとともに内部処理ユニットIPU内の
各部を統轄し、通信制御装置CCUの動作を制御する。ユ
ニット制御回路Ｕ−CTLは、特に制限されないが、マイ
クロプログラム方式の制御回路とされ、ランダムアクセ
スメモリRAMから読み出される一連のマクロ命令によっ
て指定される通信処理を、これらのマクロ命令に対応し
てリードオンリーメモリROMから読み出される一連のマ
イクロ命令に従って逐次実行する。
算術論理演算回路ALUとともに内部処理ユニットIPU内の
各部を統轄し、通信制御装置CCUの動作を制御する。ユ
ニット制御回路Ｕ−CTLは、特に制限されないが、マイ
クロプログラム方式の制御回路とされ、ランダムアクセ
スメモリRAMから読み出される一連のマクロ命令によっ
て指定される通信処理を、これらのマクロ命令に対応し
てリードオンリーメモリROMから読み出される一連のマ
イクロ命令に従って逐次実行する。
ランダムアクセスメモリRAMは、例えばCMOSダイナミ
ック型RAM等の書き換え可能な半導体メモリによって構
成され、通信プロトコルを管理するためのマクロ命令や
固定データ等を一時的に格納する。これらのマクロ命令
や固定データ等は、特に制限されないが、通常ホストシ
ステムに設けられた主記憶装置に格納され、必要に応じ
て通信制御装置CCUのランダムアクセスメモリRAMに転送
される。通信制御装置CCUのDMAコントローラは、後述す
るように、３組のチャンネル部を有し、このうち第３の
チャンネルCH2が、ランダムアクセスメモリRAM等とホス
トシステムとの間の行われるマクロ命令や固定データ等
の連続転送をサポートする。
ック型RAM等の書き換え可能な半導体メモリによって構
成され、通信プロトコルを管理するためのマクロ命令や
固定データ等を一時的に格納する。これらのマクロ命令
や固定データ等は、特に制限されないが、通常ホストシ
ステムに設けられた主記憶装置に格納され、必要に応じ
て通信制御装置CCUのランダムアクセスメモリRAMに転送
される。通信制御装置CCUのDMAコントローラは、後述す
るように、３組のチャンネル部を有し、このうち第３の
チャンネルCH2が、ランダムアクセスメモリRAM等とホス
トシステムとの間の行われるマクロ命令や固定データ等
の連続転送をサポートする。
リードオンリーメモリROMは、例えばマスクメモリ等
の読み出し専用メモリにより構成され、上記マクロ命令
に対応した一連のマクロプログラムを格納する。この実
施例において、リードオンリーメモリROMのアドレス
は、ユニット制御回路Ｕ−CTLに設けられる図示されな
いシーケンサにより、順次指定される。
の読み出し専用メモリにより構成され、上記マクロ命令
に対応した一連のマクロプログラムを格納する。この実
施例において、リードオンリーメモリROMのアドレス
は、ユニット制御回路Ｕ−CTLに設けられる図示されな
いシーケンサにより、順次指定される。
レジスタ群REGは、汎用レジスタやコマンドレジスタ
ならびにステータスレジスタ等の複数のレジスタによっ
て構成される。これらのレジスタは、演算過程のデータ
を一時的に格納し、あるいは通信制御装置CCUに対する
コマンドならびにステータス等を保持する。コマンドレ
ジスタ及びステータスレジスタは、ホストインタフェー
スHIOを介して、ホストプロセッサHOST−CPUから直接ア
クセスされる。
ならびにステータスレジスタ等の複数のレジスタによっ
て構成される。これらのレジスタは、演算過程のデータ
を一時的に格納し、あるいは通信制御装置CCUに対する
コマンドならびにステータス等を保持する。コマンドレ
ジスタ及びステータスレジスタは、ホストインタフェー
スHIOを介して、ホストプロセッサHOST−CPUから直接ア
クセスされる。
この実施例の通信制御装置CCUは、さらに、DMAコント
ローラ及び回線制御部SIOならびにファーストイン・フ
ァーストアウトバッファFIFOを備える。
ローラ及び回線制御部SIOならびにファーストイン・フ
ァーストアウトバッファFIFOを備える。
回線制御部SIOは、特に制限されないが、２組のチャ
ンネル部すなわち送信チャンネルCHT及び受信チャンネ
ルCHRを備える。
ンネル部すなわち送信チャンネルCHT及び受信チャンネ
ルCHRを備える。
このうち、送信チャンネルCHTは、特に制限されない
が、送信データ線TXDと送信クロック線TXC及び受信エコ
ービット線RXEを介して、網制御装置NCUに結合される。
送信チャンネルCHTは、バッファFIFOからパラレルに供
給される送信データを、送信クロックに同期したシリア
ルデータに変換した後、上記送信データ線TXDを介して
網制御装置NCUに送る。送信チャンネルCHTは、上記送信
データに対し、通信プロトコルに従った所定の制御用コ
ードを付加する機能をあわせ持つ。
が、送信データ線TXDと送信クロック線TXC及び受信エコ
ービット線RXEを介して、網制御装置NCUに結合される。
送信チャンネルCHTは、バッファFIFOからパラレルに供
給される送信データを、送信クロックに同期したシリア
ルデータに変換した後、上記送信データ線TXDを介して
網制御装置NCUに送る。送信チャンネルCHTは、上記送信
データに対し、通信プロトコルに従った所定の制御用コ
ードを付加する機能をあわせ持つ。
一方、回線制御部SIOの受信チャンネルCHRは、特に制
限されないが、受信データ線RXD及び受信クロック線RXC
を介して、網制御装置NCUに結合される。受信チャンネ
ルCHRは、網制御装置NCUから上記受信データ線RXDを介
してシリアルに入力される受信データを、受信クロック
に従って取り込む。また、これらの受信データをパラレ
ルデータに変換した後、バッファFIFOに伝達する。受信
チャンネルCHRは、上記受信データから、所定の制御用
コードを抽出する機能をあわせ持つ。
限されないが、受信データ線RXD及び受信クロック線RXC
を介して、網制御装置NCUに結合される。受信チャンネ
ルCHRは、網制御装置NCUから上記受信データ線RXDを介
してシリアルに入力される受信データを、受信クロック
に従って取り込む。また、これらの受信データをパラレ
ルデータに変換した後、バッファFIFOに伝達する。受信
チャンネルCHRは、上記受信データから、所定の制御用
コードを抽出する機能をあわせ持つ。
バッファFIFOは、特に制限されないが、例えばそれぞ
れ20バイト分の送信データ又は受信データを一時的に格
納するいわゆるファーストイン・ファーストアウト（先
入れ・先出し）型の送信バッファならびに受信バッファ
を含む。
れ20バイト分の送信データ又は受信データを一時的に格
納するいわゆるファーストイン・ファーストアウト（先
入れ・先出し）型の送信バッファならびに受信バッファ
を含む。
このうち、バッファFIFOの送信バッファの入力端子
は、DMAコントローラの第２のチャンネル部CH1に結合さ
れ、その出力端子は、上記回線制御部SIOの送信チャン
ネルCHTに結合される。バッファFIFOの送信バッファ
は、DMAコントローラのチャンネル部CH1を介してバイト
単位で供給される送信データを取り込み、回線制御部SI
Oのの要求信号を受けて、順次その送信チャンネルCHTに
伝達する。
は、DMAコントローラの第２のチャンネル部CH1に結合さ
れ、その出力端子は、上記回線制御部SIOの送信チャン
ネルCHTに結合される。バッファFIFOの送信バッファ
は、DMAコントローラのチャンネル部CH1を介してバイト
単位で供給される送信データを取り込み、回線制御部SI
Oのの要求信号を受けて、順次その送信チャンネルCHTに
伝達する。
一方、バッファFIFOの受信バッファの入力端子は、上
記回線制御部SIOの受信チャンネルCHRに結合され、その
出力端子は、DMAコントローラの第１のチャンネル部CH0
に結合される。バッファFIFOの受信バッファは、回線制
御部SIOの受信チャンネルCHRからバイト単位で供給され
る受信データを取り込み、DMAコントローラの指示を受
けて、順次そのチャンネル部CH0に伝達する。
記回線制御部SIOの受信チャンネルCHRに結合され、その
出力端子は、DMAコントローラの第１のチャンネル部CH0
に結合される。バッファFIFOの受信バッファは、回線制
御部SIOの受信チャンネルCHRからバイト単位で供給され
る受信データを取り込み、DMAコントローラの指示を受
けて、順次そのチャンネル部CH0に伝達する。
DMAコントローラは、特に制限されないが、３組のチ
ャンネル部CH0〜CH2と、これらのチャンネル部を統轄す
る転送制御部TCとを備える。このうち、DMAコントロー
ラの第１のチャンネル部CH0は、前述のように、回線制
御部SIOの受信チャンネルCHRに割り当てられ、第２のチ
ャンネル部CH1は、送信チャンネルCHTに割り当てられ
る。また、DMAコントローラの第３のチャンネル部CH2
は、前述のように、内部バスＩ−BUSに結合され、内部
処理ユニットIPUのランダムアクセスメモリRAM等とホス
トシステムとの間で行われるプログラムや固定データ等
の連続転送をサポートする。
ャンネル部CH0〜CH2と、これらのチャンネル部を統轄す
る転送制御部TCとを備える。このうち、DMAコントロー
ラの第１のチャンネル部CH0は、前述のように、回線制
御部SIOの受信チャンネルCHRに割り当てられ、第２のチ
ャンネル部CH1は、送信チャンネルCHTに割り当てられ
る。また、DMAコントローラの第３のチャンネル部CH2
は、前述のように、内部バスＩ−BUSに結合され、内部
処理ユニットIPUのランダムアクセスメモリRAM等とホス
トシステムとの間で行われるプログラムや固定データ等
の連続転送をサポートする。
この実施例において、DMAコントローラのチャンネル
部CH0〜CH2は、特に制限されないが、第１図に示される
ように、転送パラメータすなわち転送アドレス及び転送
バイト数を保持するアドレスカウンタレジスタACR0〜AC
R2及びバイトカウンタレジスタBCR0〜BCR2と、制御パラ
メータすなわちコマンド及びステータスを保持するコマ
ンドステータスレジスタCSR0〜CSR2とをそれぞれ含む。
チャンネル部CH0〜CH2は、さらにデータアッセンブラDA
0〜DA2をそれぞれ含み、これらを統轄するチャンネル制
御回路Ｃ−CTL0〜Ｃ−CTL2をそれぞれ含む。一方、DMA
コントローラの転送制御部TCは、特に制限されないが、
転送される送受信データならびにプログラム等を各チャ
ンネル部に振り分けるチャンネル選択回路CSLと、プラ
ス1/マイナス１回路＋1/−１とを含み、これらの回路や
チャンネル回路CH0〜CH2を統轄する転送制御回路Ｔ−CT
Lを含む。
部CH0〜CH2は、特に制限されないが、第１図に示される
ように、転送パラメータすなわち転送アドレス及び転送
バイト数を保持するアドレスカウンタレジスタACR0〜AC
R2及びバイトカウンタレジスタBCR0〜BCR2と、制御パラ
メータすなわちコマンド及びステータスを保持するコマ
ンドステータスレジスタCSR0〜CSR2とをそれぞれ含む。
チャンネル部CH0〜CH2は、さらにデータアッセンブラDA
0〜DA2をそれぞれ含み、これらを統轄するチャンネル制
御回路Ｃ−CTL0〜Ｃ−CTL2をそれぞれ含む。一方、DMA
コントローラの転送制御部TCは、特に制限されないが、
転送される送受信データならびにプログラム等を各チャ
ンネル部に振り分けるチャンネル選択回路CSLと、プラ
ス1/マイナス１回路＋1/−１とを含み、これらの回路や
チャンネル回路CH0〜CH2を統轄する転送制御回路Ｔ−CT
Lを含む。
チャンネル部CH0〜CH2のアドレスカウンタレジスタAC
R0〜ACR2は、特に制限されないが、それぞれ24ビットの
レジスタからなり、ホストシステムに設けられた主記憶
装置の次にアクセスすべきアドレスを指定する。これら
のアドレスカウンタレジスタには、通信開始あるいはプ
ログラム等の転送開始に先立って、主記憶装置の送信バ
ッファエリア又は受信バッファエリアあるいはプログラ
ム格納エリアの先頭アドレスが、ホストプロセッサHOST
−CPUによって書き込まれる。これらのアドレスは、転
送制御部TCによる転送処理が実行されるたびに、転送制
御部TCのプラス1/マイナス１回路＋1/−１によってイン
クリメントされる。特に制限されないが、各チャンネル
部は、上記アドレス更新処理に際し、送信データ又は受
信データのチェーン判定を行う機能をあわせ持つ。
R0〜ACR2は、特に制限されないが、それぞれ24ビットの
レジスタからなり、ホストシステムに設けられた主記憶
装置の次にアクセスすべきアドレスを指定する。これら
のアドレスカウンタレジスタには、通信開始あるいはプ
ログラム等の転送開始に先立って、主記憶装置の送信バ
ッファエリア又は受信バッファエリアあるいはプログラ
ム格納エリアの先頭アドレスが、ホストプロセッサHOST
−CPUによって書き込まれる。これらのアドレスは、転
送制御部TCによる転送処理が実行されるたびに、転送制
御部TCのプラス1/マイナス１回路＋1/−１によってイン
クリメントされる。特に制限されないが、各チャンネル
部は、上記アドレス更新処理に際し、送信データ又は受
信データのチェーン判定を行う機能をあわせ持つ。
チャンネル部CH0〜CH2のバイトカウンタレジスタBCR0
〜BCR2は、特に制限されないが、それぞれ８ビットのレ
ジスタからなり、各チャンネル部を介して連続転送すべ
き送受信データ又はプログラム等の残りバイト数を指定
する。これらのバイトカウンタレジスタには、通信開始
あるいはプログラム等の転送開始に先立って、連続転送
される送受信データ又はプログラムの合計バイト数が、
ホストプロセッサHOST−CPUによって書き込まれる。こ
れらのバイト数は、転送制御部TCによる転送処理が実行
されるたびに、転送制御部TCのプラス1/マイナス１回路
＋1/−１によってデクリメントされる。特に制限されな
いが、各チャンネル部は、これらのバイト数更新処理に
際し、残りバイト数を判定する機能をあわせ持つ。
〜BCR2は、特に制限されないが、それぞれ８ビットのレ
ジスタからなり、各チャンネル部を介して連続転送すべ
き送受信データ又はプログラム等の残りバイト数を指定
する。これらのバイトカウンタレジスタには、通信開始
あるいはプログラム等の転送開始に先立って、連続転送
される送受信データ又はプログラムの合計バイト数が、
ホストプロセッサHOST−CPUによって書き込まれる。こ
れらのバイト数は、転送制御部TCによる転送処理が実行
されるたびに、転送制御部TCのプラス1/マイナス１回路
＋1/−１によってデクリメントされる。特に制限されな
いが、各チャンネル部は、これらのバイト数更新処理に
際し、残りバイト数を判定する機能をあわせ持つ。
チャンネル部CH0〜CH2のコマンドステータスレジスタ
CSR0〜CSR2は、特に制限されないが、複数バイト分のレ
ジスタをそれぞれ含む。これらのレジスタは、各チャン
ネル部に対する動作命令すなわちコマンドを保持し、ま
た各チャンネル部の動作結果等を示す複数のステータス
を保持する。このうち、各チャンネル部に対するコマン
ドは、特に制限されないが、必要に応じて、内部処理ユ
ニットIPUから内部バスＩ−BUSを介して対応するレジス
タに書き込まれ、各チャンネル部のステータスは、内部
処理ユニットIPUから内部バスＩ−BUSを介してポーリン
グ読み出しされる。
CSR0〜CSR2は、特に制限されないが、複数バイト分のレ
ジスタをそれぞれ含む。これらのレジスタは、各チャン
ネル部に対する動作命令すなわちコマンドを保持し、ま
た各チャンネル部の動作結果等を示す複数のステータス
を保持する。このうち、各チャンネル部に対するコマン
ドは、特に制限されないが、必要に応じて、内部処理ユ
ニットIPUから内部バスＩ−BUSを介して対応するレジス
タに書き込まれ、各チャンネル部のステータスは、内部
処理ユニットIPUから内部バスＩ−BUSを介してポーリン
グ読み出しされる。
チャンネル部CH0〜CH2のデータアッセンブラDA0〜DA2
は、ホストシステムから２バイトすなわち16ビット単位
で供給される送信データ又はプログラム等を、１バイト
すなわち８ビット単位でバッファFIFO又は内部処理ユニ
ットIPUに伝達し、またバッファFIFO又は内部処理ユニ
ットIPUから８ビット単位で供給される受信データ又は
制御データ等を、２バイトずつ組み立て、16ビット単位
でホストシステムに伝達する。データアッセンブラDA0
〜DA2は、２バイト分のデータレジスタを備え、データ
組み立てに際して、これらのレジスタを選択的に指定す
る機能をあわせ持つ。
は、ホストシステムから２バイトすなわち16ビット単位
で供給される送信データ又はプログラム等を、１バイト
すなわち８ビット単位でバッファFIFO又は内部処理ユニ
ットIPUに伝達し、またバッファFIFO又は内部処理ユニ
ットIPUから８ビット単位で供給される受信データ又は
制御データ等を、２バイトずつ組み立て、16ビット単位
でホストシステムに伝達する。データアッセンブラDA0
〜DA2は、２バイト分のデータレジスタを備え、データ
組み立てに際して、これらのレジスタを選択的に指定す
る機能をあわせ持つ。
チャンネル部CH0〜CH2のチャンネル制御回路Ｃ−CTL0
〜Ｃ−CTL2は、上記各レジスタやデータアッセンブラを
統轄し、その動作を制御する。このため、各チャンネル
制御回路は、対応するコマンドステータスレジスタCSR0
〜CSR2に入力されたコマンドをデコードし、また各部の
動作結果を判定して所定のステータスを形成する機能を
持つ。また、バッファFIFOや内部処理ユニットIPUなら
びに転送制御回路Ｔ−CTLとの間で必要な制御信号を授
受し、各チャンネル部の転送処理を円滑に進める。
〜Ｃ−CTL2は、上記各レジスタやデータアッセンブラを
統轄し、その動作を制御する。このため、各チャンネル
制御回路は、対応するコマンドステータスレジスタCSR0
〜CSR2に入力されたコマンドをデコードし、また各部の
動作結果を判定して所定のステータスを形成する機能を
持つ。また、バッファFIFOや内部処理ユニットIPUなら
びに転送制御回路Ｔ−CTLとの間で必要な制御信号を授
受し、各チャンネル部の転送処理を円滑に進める。
一方、転送制御部TCのチャンネル選択回路CSLは、上
記チャンネル部CH0〜CH2との間で授受される送受信デー
タやプログラム等ならびに各チャンネル部からホストシ
ステムに供給される転送アドレスを、転送制御部TCから
供給される選択信号に従って選択的に伝達する。前述の
ように、ホストシステムとの間に設けられるデータバス
Ｄ−BUSは、特に制限されないが、16ビット幅とされ、
アドレスバスＡ−BUSは、24ビット幅とされる。このた
め、チャンネル選択回路CSLによる転送データ等ならび
に転送アドレスの選択動作は、上記16ビット又は24ビッ
トを単位に実行される。
記チャンネル部CH0〜CH2との間で授受される送受信デー
タやプログラム等ならびに各チャンネル部からホストシ
ステムに供給される転送アドレスを、転送制御部TCから
供給される選択信号に従って選択的に伝達する。前述の
ように、ホストシステムとの間に設けられるデータバス
Ｄ−BUSは、特に制限されないが、16ビット幅とされ、
アドレスバスＡ−BUSは、24ビット幅とされる。このた
め、チャンネル選択回路CSLによる転送データ等ならび
に転送アドレスの選択動作は、上記16ビット又は24ビッ
トを単位に実行される。
転送制御部TCのプラス1/マイナス１回路＋1/−１は、
特に制限されないが、転送制御部TCの指示に従って、上
記チャンネル部CH0〜CH2のアドレスカウンタレジスタAC
R0〜ACR2に対するインクリメント処理を行い、またバイ
トカウンタレジスタBCR0〜BCR2に対するデクリメント処
理を行う。
特に制限されないが、転送制御部TCの指示に従って、上
記チャンネル部CH0〜CH2のアドレスカウンタレジスタAC
R0〜ACR2に対するインクリメント処理を行い、またバイ
トカウンタレジスタBCR0〜BCR2に対するデクリメント処
理を行う。
転送制御部TCの転送制御回路Ｔ−CTLは、上記チャン
ネル部CH0〜CH2ならびにチャンネル選択回路CSL及びプ
ラス1/マイナス１回転＋1/−１を統轄し、その動作を制
御する。転送制御回路Ｔ−CTLは、ホストシステムのコ
ントロールバスＣ−BUSに結合され、ホストシステムと
の間で必要とされる所定のバス手続き処理を行う機能を
あわせ持つ。
ネル部CH0〜CH2ならびにチャンネル選択回路CSL及びプ
ラス1/マイナス１回転＋1/−１を統轄し、その動作を制
御する。転送制御回路Ｔ−CTLは、ホストシステムのコ
ントロールバスＣ−BUSに結合され、ホストシステムと
の間で必要とされる所定のバス手続き処理を行う機能を
あわせ持つ。
以上のように、この実施例の通信制御装置CCUは、サ
ービス総合デジタル網のいわゆるLAPDコントローラとし
て機能し、LAPDプロトコルに適合したコンピュータ間の
データ通信をサポートする。通信制御装置CCUは、３組
のチャンネル部CH0〜CH2とこれらを統轄する転送制御部
TCとからなるDMAコントローラを含む。この実施例にお
いて、DMAコントローラのチャンネル部CH0〜CH2は、第
３図に示されるように、転送パラメータすなわち転送ア
ドレス及び転送バイト数を保持するアドレスカウンタレ
ジスタACR0〜ACR2ならびにバイトカウンタレジスタBCR0
〜BCR2と、制御パラメータすなわちコマンド及びステー
タスを保持するコマンドステータスレジスタCSR0〜CSR2
とをそれぞれ備える。また、転送される送受信データ等
を組み立てるためのデータアッセンブラDA0〜DA2をそれ
ぞれ備え、さらに、これらの回路を統轄し、データ転送
手続きを行うチャンネル制御回路Ｃ−CTL0〜Ｃ−CTL2を
それぞれ備える。これにより、この実施例のDMAコント
ローラは、転送パラメータ及び制御パラメータの管理や
転送データの組み立て処理が、各チャンネル部で独立し
て行われる。このため、第４図に示される従来のDMAコ
ントローラに比較して、転送制御部TCの処理負担が著し
く軽減されるとともに、複数のチャンネル部による並行
処理が可能となり、DMAコントローラのスループットが
高められる。その結果、DMAコントローラを含む通信制
御装置CCUひいては通信制御装置CCUを含むサービス総合
デジタル網の伝送レートが高められ、その高性能化が推
進される。
ービス総合デジタル網のいわゆるLAPDコントローラとし
て機能し、LAPDプロトコルに適合したコンピュータ間の
データ通信をサポートする。通信制御装置CCUは、３組
のチャンネル部CH0〜CH2とこれらを統轄する転送制御部
TCとからなるDMAコントローラを含む。この実施例にお
いて、DMAコントローラのチャンネル部CH0〜CH2は、第
３図に示されるように、転送パラメータすなわち転送ア
ドレス及び転送バイト数を保持するアドレスカウンタレ
ジスタACR0〜ACR2ならびにバイトカウンタレジスタBCR0
〜BCR2と、制御パラメータすなわちコマンド及びステー
タスを保持するコマンドステータスレジスタCSR0〜CSR2
とをそれぞれ備える。また、転送される送受信データ等
を組み立てるためのデータアッセンブラDA0〜DA2をそれ
ぞれ備え、さらに、これらの回路を統轄し、データ転送
手続きを行うチャンネル制御回路Ｃ−CTL0〜Ｃ−CTL2を
それぞれ備える。これにより、この実施例のDMAコント
ローラは、転送パラメータ及び制御パラメータの管理や
転送データの組み立て処理が、各チャンネル部で独立し
て行われる。このため、第４図に示される従来のDMAコ
ントローラに比較して、転送制御部TCの処理負担が著し
く軽減されるとともに、複数のチャンネル部による並行
処理が可能となり、DMAコントローラのスループットが
高められる。その結果、DMAコントローラを含む通信制
御装置CCUひいては通信制御装置CCUを含むサービス総合
デジタル網の伝送レートが高められ、その高性能化が推
進される。
以上の本実施例に示されるように、この発明をサービ
ス総合デジタル網の通信制御装置等に含まれるDMAコン
トローラに適用することで、次のような作用効果が得ら
れる。すなわち、 （１）サービス総合デジタル網の通信制御装置等に含ま
れるDMAコントローラにおいて、各チャンネル部に関す
る転送アドレス及び転送バイト数等の転送パラメータな
らびにコマンド及びステータス等の制御パラメータを各
チャンネル部に置き、個別に管理するとともに、データ
アッセンブラを各チャンネル部ごとに設け、通信データ
の組み立て処理を個別に行うことで、DMAコントローラ
の転送制御部の処理負担を著しく軽減できるという効果
が得られる。
ス総合デジタル網の通信制御装置等に含まれるDMAコン
トローラに適用することで、次のような作用効果が得ら
れる。すなわち、 （１）サービス総合デジタル網の通信制御装置等に含ま
れるDMAコントローラにおいて、各チャンネル部に関す
る転送アドレス及び転送バイト数等の転送パラメータな
らびにコマンド及びステータス等の制御パラメータを各
チャンネル部に置き、個別に管理するとともに、データ
アッセンブラを各チャンネル部ごとに設け、通信データ
の組み立て処理を個別に行うことで、DMAコントローラ
の転送制御部の処理負担を著しく軽減できるという効果
が得られる。
（２）上記（１）項により、転送パラメータ及び制御パ
ラメータの管理ならびに通信データの組み立て処理を、
各チャンネル部で独立して実行できるため、これらの処
理を複数のチャンネル部で並行して行うことができると
いう効果が得られる。
ラメータの管理ならびに通信データの組み立て処理を、
各チャンネル部で独立して実行できるため、これらの処
理を複数のチャンネル部で並行して行うことができると
いう効果が得られる。
（３）上記（１）項及び（２）項により、DMAコントロ
ーラのスループットを実質的に高めることができるとい
う効果が得られる。
ーラのスループットを実質的に高めることができるとい
う効果が得られる。
（４）上記（１）項〜（３）項により、DMAコントロー
ラを含む通信制御装置ひいては通信制御装置を含むサー
ビス総合デジタル網の伝送レートを高めることができる
という効果が得られる。
ラを含む通信制御装置ひいては通信制御装置を含むサー
ビス総合デジタル網の伝送レートを高めることができる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、DMAコントローラに設けられるチャンネル部の数
は、２組であってもよいし、また４組以上であってもよ
い。また、データバスＤ−BUS及びアドレスバスＡ−BUS
ならびにこれらのバスに関連する信号線のビット幅は、
任意である。転送制御部TCと各チャンネル部との間に設
けられるデータ信号線及びアドレス信号線を結線論理形
態とする場合、チャンネル選択回路CSLは、実質的に必
要ない。転送制御部TCのプラス1/マイナス１回路＋1/−
１は、各チャンネル部ごとに設けてもよい。アドレスカ
ウンタレジスタACR0〜ACR2やバイトカウンタレジスタBC
R0〜BCR2ならびにコマンドステータスレジスタCSR0〜CS
R2は、対応するチャンネル部によって個別に管理される
ことを条件に、いずれかにまとめてレイアウトすること
もよい。第２図において、ファーストイン・ファースト
アウトバッファFIFOは、内部バスＩ−BUSを介してアク
セスできるようにしてもよい。また、通信制御装置CCU
は、同様な回線制御部SIOを複数組搭載するものであっ
てもよい。この場合、相当数のチャンネル部をDMAコン
トローラに追加する必要がある。通信制御装置CCUを構
成する各部は、それぞれが個々の半導体基板上に独立し
てあるいは組み合わされて形成されるものであってもよ
い。さらに、第１図に示されるDMAコントローラのブロ
ック構成や第２図に示される通信制御装置CCUのブロッ
ク構成ならびに各装置間のバス構成等、種々の実施形態
を採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、DMAコントローラに設けられるチャンネル部の数
は、２組であってもよいし、また４組以上であってもよ
い。また、データバスＤ−BUS及びアドレスバスＡ−BUS
ならびにこれらのバスに関連する信号線のビット幅は、
任意である。転送制御部TCと各チャンネル部との間に設
けられるデータ信号線及びアドレス信号線を結線論理形
態とする場合、チャンネル選択回路CSLは、実質的に必
要ない。転送制御部TCのプラス1/マイナス１回路＋1/−
１は、各チャンネル部ごとに設けてもよい。アドレスカ
ウンタレジスタACR0〜ACR2やバイトカウンタレジスタBC
R0〜BCR2ならびにコマンドステータスレジスタCSR0〜CS
R2は、対応するチャンネル部によって個別に管理される
ことを条件に、いずれかにまとめてレイアウトすること
もよい。第２図において、ファーストイン・ファースト
アウトバッファFIFOは、内部バスＩ−BUSを介してアク
セスできるようにしてもよい。また、通信制御装置CCU
は、同様な回線制御部SIOを複数組搭載するものであっ
てもよい。この場合、相当数のチャンネル部をDMAコン
トローラに追加する必要がある。通信制御装置CCUを構
成する各部は、それぞれが個々の半導体基板上に独立し
てあるいは組み合わされて形成されるものであってもよ
い。さらに、第１図に示されるDMAコントローラのブロ
ック構成や第２図に示される通信制御装置CCUのブロッ
ク構成ならびに各装置間のバス構成等、種々の実施形態
を採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるサービス総合デジ
タル網の通信制御装置すなわちLAPDコントローラに含ま
れるDMAコントローラに適用した場合について説明した
が、それに限定されるものではなく、例えば、DMAコン
トローラとして単体で用いられるものやその他の通信プ
ロトコルに適合される通信制御装置又はコンピュータシ
ステム等に含まれるDMAコントローラにも適用できる。
本発明は、少なくとも複数のチャンネル部とこれらのチ
ャンネル部を統轄する転送制御部とを有するDMAコント
ローラあるいはこのようなDMAコントローラを含むディ
ジタル装置に広く適用できる。
明をその背景となった利用分野であるサービス総合デジ
タル網の通信制御装置すなわちLAPDコントローラに含ま
れるDMAコントローラに適用した場合について説明した
が、それに限定されるものではなく、例えば、DMAコン
トローラとして単体で用いられるものやその他の通信プ
ロトコルに適合される通信制御装置又はコンピュータシ
ステム等に含まれるDMAコントローラにも適用できる。
本発明は、少なくとも複数のチャンネル部とこれらのチ
ャンネル部を統轄する転送制御部とを有するDMAコント
ローラあるいはこのようなDMAコントローラを含むディ
ジタル装置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、サービス総合デジタル網の通信制御装
置等に含まれるDMAコントローラにおいて、転送アドレ
ス及び転送バイト数等の転送パラメータならびにコマン
ド及びステータス等の制御パラメータをチャンネル部に
置き、個別に管理するとともに、データアッセンブラを
チャンネル部ごとに設け、通信データの組み立て処理を
個別に行うことで、転送制御部の処理負担を著しく軽減
できるとともに、転送パラメータ及び制御パラメータの
管理ならびに通信データの組み立て処理を各チャンネル
部で独立しかつ並行して実行できる。これにより、DMA
コントローラのスループットを高め、DMAコントローラ
を含む通信制御装置ひいてはサービス総合デジタル網の
伝送レートを高めることができる。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、サービス総合デジタル網の通信制御装
置等に含まれるDMAコントローラにおいて、転送アドレ
ス及び転送バイト数等の転送パラメータならびにコマン
ド及びステータス等の制御パラメータをチャンネル部に
置き、個別に管理するとともに、データアッセンブラを
チャンネル部ごとに設け、通信データの組み立て処理を
個別に行うことで、転送制御部の処理負担を著しく軽減
できるとともに、転送パラメータ及び制御パラメータの
管理ならびに通信データの組み立て処理を各チャンネル
部で独立しかつ並行して実行できる。これにより、DMA
コントローラのスループットを高め、DMAコントローラ
を含む通信制御装置ひいてはサービス総合デジタル網の
伝送レートを高めることができる。
第１図は、この発明が適用されたDMAコントローラの一
実施例を示すブロック図、 第２図は、第１図のDMAコントローラを含む通信制御装
置の一実施例を示すブロック図、 第３図は、第１図のDMAコントローラの機能分担を示す
概念図、 第４図は、従来のDMAコントローラの機能分担の一例を
示す概念図である。 DMAC……DMAコントローラ、TC……転送制御部、CH0〜CH
2……チャンネル部、Ｔ−CTL……転送制御回路、CSL…
…チャンネル選択回路、＋1/−１……プラス1/マイナス
１回路＋1/−１、Ｃ−CTL0〜Ｃ−CTL2……チャンネル制
御回路、DA,DA0〜DA2……データアッセンブラ、CSR0〜C
SR2……コマンドステータスレジスタ、ACR0〜ACR2……
アドレスカウンタレジスタ、BCR0〜BCR2……バイトカウ
ンタレジスタ。 CCU……通信制御装置、HIO……ホストインタフェース、
Ｉ−BUS……内部バス、IPU……内部処理ユニット、Ｕ−
CTL……ユニット制御回路、ALU……算術論理演算回路、
ROM……リードオンリーメモリ、RAM……ランダムアクセ
スメモリ、REG……レジスタ群、SIO……回線制御部、CH
T……送信チャンネル、CHR……受信チャンネル、FIFO…
…ファーストイン・ファーストアウトバッファ、HOST−
CPU……ホストプロセッサ、Ｃ−BUS……コントロールバ
ス、Ｄ−BUS……データバス、Ａ−BUS……アドレスバ
ス、NCU……網制御装置。 BIU……バスインタフェースユニット、ADU……アドレス
ユニット、BCU……バイトカウントユニット、DTH……デ
ータハンドラ、CCU……中央制御ユニット、CCR……チャ
ンネルコマンドレジスタ、CSR……制御ステータスレジ
スタ。
実施例を示すブロック図、 第２図は、第１図のDMAコントローラを含む通信制御装
置の一実施例を示すブロック図、 第３図は、第１図のDMAコントローラの機能分担を示す
概念図、 第４図は、従来のDMAコントローラの機能分担の一例を
示す概念図である。 DMAC……DMAコントローラ、TC……転送制御部、CH0〜CH
2……チャンネル部、Ｔ−CTL……転送制御回路、CSL…
…チャンネル選択回路、＋1/−１……プラス1/マイナス
１回路＋1/−１、Ｃ−CTL0〜Ｃ−CTL2……チャンネル制
御回路、DA,DA0〜DA2……データアッセンブラ、CSR0〜C
SR2……コマンドステータスレジスタ、ACR0〜ACR2……
アドレスカウンタレジスタ、BCR0〜BCR2……バイトカウ
ンタレジスタ。 CCU……通信制御装置、HIO……ホストインタフェース、
Ｉ−BUS……内部バス、IPU……内部処理ユニット、Ｕ−
CTL……ユニット制御回路、ALU……算術論理演算回路、
ROM……リードオンリーメモリ、RAM……ランダムアクセ
スメモリ、REG……レジスタ群、SIO……回線制御部、CH
T……送信チャンネル、CHR……受信チャンネル、FIFO…
…ファーストイン・ファーストアウトバッファ、HOST−
CPU……ホストプロセッサ、Ｃ−BUS……コントロールバ
ス、Ｄ−BUS……データバス、Ａ−BUS……アドレスバ
ス、NCU……網制御装置。 BIU……バスインタフェースユニット、ADU……アドレス
ユニット、BCU……バイトカウントユニット、DTH……デ
ータハンドラ、CCU……中央制御ユニット、CCR……チャ
ンネルコマンドレジスタ、CSR……制御ステータスレジ
スタ。
Claims (2)
- 【請求項１】ホストシステムのコントロールバス、デー
タバス及びアドレスバスと結合されるホストインターフ
ェイス及びDMAコントローラと、 通信回線に対応された網制御装置と結合される送信チャ
ンネルと受信チャンネルを含む回線制御部と、 通信プロトコルを管理するための命令や固定データを受
けて、それに対応して上記通信回線を通したデータ転送
動作を制御する内部処理ユニットと、 上記ホストインターフェイス、上記DMAコントローラ、
上記回線制御部及び上記内部処理ユニットとを相互に接
続される内部バスと、 バッファFIFOメモリとを備えてなる通信制御装置であっ
て、 上記DMAコントローラは、 上記受信チャンネルと送信チャンネルにそれぞれ対応さ
れた第１チャンネルと第２チャンネル及び上記内部処理
ユニットに対応された第３チャンネルを持ち、 上記第１チャンネルと第２チャンネルは上記バッファFI
FOメモリを介して上記回線制御部の受信チャンネルと送
信チャンネルとの間でデータ転送を行うものであり、 上記第３チャンネルは、上記ホストシステムと上記内部
処理ユニットとの間でのデータ転送を行うものであり、 上記第１ないし第３チャンネルは、それぞれが転送アド
レスを保持するアドレスカウンタレジスタ、転送バイト
数を保持するバイトカウンタレジスタ、制御パラメータ
を保持するコマンドレジスタとを備え、 上記第１ないし第３チャンネルは、その１つがチャンネ
ルセレクタを介して上記ホストシステムのコントロール
バス、データバス及びアドレスバスと結合されるもので
あることを特徴とする通信制御装置。 - 【請求項２】上記内部処理ユニットは、 上記命令や固定データを記憶するRAMと、 上記RAMに記憶された命令を実行するためのマイクロ命
令が格納されたROMと、 汎用レジスタやコマンドレジスタ及びステータスレジス
タを含むレジスタ群と、 算術論理演算回路と、 これらの各回路を制御する制御回路とを備えるとともに
上記各回路は上記内部バスに結合されるものであり、 上記DMAコントローラの第３チャンネルは、上記内部バ
スを介して上記RAM及びレジスタ群と上記ホストシステ
ムとの間でのデータ転送を行うものであることを特徴と
する請求項１の通信制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013511A JP2712131B2 (ja) | 1989-01-23 | 1989-01-23 | 通信制御装置 |
| US07/465,028 US5111425A (en) | 1989-01-23 | 1990-01-16 | Single chip communication data processor with direct memory access controller having a channel control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013511A JP2712131B2 (ja) | 1989-01-23 | 1989-01-23 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02194460A JPH02194460A (ja) | 1990-08-01 |
| JP2712131B2 true JP2712131B2 (ja) | 1998-02-10 |
Family
ID=11835171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013511A Expired - Fee Related JP2712131B2 (ja) | 1989-01-23 | 1989-01-23 | 通信制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5111425A (ja) |
| JP (1) | JP2712131B2 (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2511146B2 (ja) * | 1989-07-07 | 1996-06-26 | 富士通株式会社 | デ―タ処理装置 |
| US5347634A (en) * | 1990-03-15 | 1994-09-13 | Hewlett-Packard Company | System and method for directly executing user DMA instruction from user controlled process by employing processor privileged work buffer pointers |
| EP0453863A2 (en) * | 1990-04-27 | 1991-10-30 | National Semiconductor Corporation | Methods and apparatus for implementing a media access control/host system interface |
| US5452432A (en) * | 1990-08-14 | 1995-09-19 | Chips And Technologies, Inc. | Partially resettable, segmented DMA counter |
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| US5239651A (en) * | 1991-12-30 | 1993-08-24 | Sun Microsystems, Inc. | Method of and apparatus for arbitration based on the availability of resources |
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| US5613141A (en) * | 1992-10-19 | 1997-03-18 | International Business Machines Corporation | Data storage subsystem having dedicated links connecting a host adapter, controller and direct access storage devices |
| JP3448689B2 (ja) * | 1993-02-22 | 2003-09-22 | 株式会社日立製作所 | Ｉｏ制御方法および情報処理装置 |
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| US5655151A (en) * | 1994-01-28 | 1997-08-05 | Apple Computer, Inc. | DMA controller having a plurality of DMA channels each having multiple register sets storing different information controlling respective data transfer |
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| US5640598A (en) * | 1994-07-12 | 1997-06-17 | Mitsubishi Denki Kabushiki Kaisha | Data transfer processing system |
| JP3525518B2 (ja) * | 1994-10-13 | 2004-05-10 | ヤマハ株式会社 | データ転送装置 |
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| US5761464A (en) * | 1995-05-22 | 1998-06-02 | Emc Corporation | Prefetching variable length data |
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
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