JPS5914778B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は共通母線に結合された少くとも３つのコンピユ
ータを具え、前記のコンピユータのうちの１個を、残り
のコンピユータをスレーブとして制御するマスタとした
データ処理装置に関するものである。

上述した構成のデータ処理装置によれば、個々のコンピ
ユータを完全に同時に作動させたり、互いに独立させて
非同期的に、すなわちデータ伝送中相互同期を必要とし
ないように作動させたりすることができる。

例えば複数個のコンピユータに対する共通母線を有する
後述の既知のデータ処理装置においてはコンピユータを
互いに同期させる必要がある。従つて前述したデータ処
理装置は上記の既知のデータ処理装置よりも利用性にお
いて改善しうる０更に前述したデータ処理装置において
は、複数個のマイクロコンピユータに対する共通母線を
有する後述の他の既知のデータ処理装置とは相違して、
各マイクロコンピユータはそのアドレス空間のほぼ全体
を利用できるようになる。アドレス空間全体を利用しう
るようにすることは複数個のマイクロコンピユータに対
する共通母線を有する通常のデータ処理装置においても
行なわれているが、この通常のデータ処理装置において
は、共通母線と個々のマイクロコンピユータとの間に比
較的複雑な入出力インタフエースを必要とする。更に、
前述した構成のデータ処理装置によれば、複数の同時的
なデータ伝送を行なう際に伝送速度を高速にすることが
でき、この速度は複数個のマイクロコンピユータに対す
る共通メモリを有するデータ処理装置の速度にほぼ匹敵
しうる。従つて、前述した構成のデータ処理装置によれ
ば、複数個のマイクロコンピユータに対する共通母線を
有するデータ処理装置の利点と、複数個のマイクロコン
ピユータに対する共通メモリを有するデータ処理装置の
利点とを組合せることができる。前述した２種類の既知
のデータ処利装置は例えば、文献１Ｅ１ｅｃｔｒ０ｎｉ
ｃ『゛Ｊａｎｕａｒｙ２Ｏｌ９７７の第１０２〜１１０
頁″ＦＯｕｒｄｅｓｉｇｎｍＯｓｔＯｕｔＯｆｍｉｃｒ
ＯｐｒＯｃｅｓｓＯｒｓｙｓｔｅｍｓ′；特にその第８
および９図に関する説明に記載されている０本発明は、
マスタコンピユータと、少くとも２つのスレーブコンピ
ユータとを具えるデータ処理装置において、マスタコン
ピユータが、複数の第１の個数の並列アドレスビツトに
より決定されるマスタアドレス空間を有するマスタ処理
素子と、複数の第２の個数の選択的にアドレスしうるメ
モリ位置を有するマスタメモリとを具えており、前記の
マスタ処理素子およびマスタメモリの双方は、データ転
送と前記のマスタアドレス空間内の個々のアドレスを決
定する前記の複数の第１の個数の並列アドレスビツトの
アドレス伝送とを行なうマスタコンピユータ母線に接続
されており、前記のスレーブコンピユータの各々が、ス
レーブアドレス空間を有するスレーブ処理素子と、スレ
ーブコンピユータ母線に接続されたスレーブメモリとを
具えており、各スレーブコンピユータが更に接続モジユ
ールを具えており、各接続モジユールは、マスタコンピ
ユータに対する第１制御インタフエース素子と、この第
１制御インタフエース素子に相互接続された、関連のス
レーブコンピユータに対する第２制御インタフエース素
子とを有しており、前記の第１制御インタフエース素子
は、「データが有効である」という伏態を表わす第１伏
態信号と、「データを受信しうる」という状態を表わす
第２伏態信号と、［不適当に作動している」という状態
を表わす第３状態信号とを選択的にマスタコンピユータ
に伝送する手段を有しており、各スレーブコンピユータ
が更に、バツフアアドレスフイールドを構成する複数の
第３の個数のメモリ位置を有するバツフアメモリを具え
ており、各バツフアメモリが第１および第２伏態を有す
るスイツチング装置を具えており、スイツチング装置が
第１伏態になると関連のバツフアドレスフイールドをマ
スタコンピユータ母線に接続し、スイツチング装置が第
２状態になると関連のバツフアアアドレスフイールドを
スレーブコンピユータ母線に接続し、前記のマスタアド
レス空間が前記の複数の第２の個数のメモリ位置のアド
レスとは異なる前記の複数の第３の個数のメモリ位置の
独自のアドレスを有しており、スレーブアドレス空間の
各々が関連のスレーブメモリ内のメモリ位置のアドレス
とは異なる関連のバツフアアドレスフイールド内のメモ
リ位置の独自のアドレスを有しており、前記のマスタコ
ンピユータには、１つのスレーブコンピユータとのデー
タの伝達を行なうとともに他のいかなるスレーブコンピ
ユータの制御をも停止せしめ、制御が停止されたスレー
ブコンピユータ内で自律作動を行なわしめるようにする
第１制御手段が設けられているようにしたことを特徴と
する。

データ処理装置が複数個のスレーブを有する場合には、
マスタのアドレス空間がすべての前記のバツフアメモリ
のアドレス空間を受け入れるようにするのが有利である
。

この場合、２つのスレーブ間のデータ伝送を特に簡単に
しうる。その理由は、マスタがそのアドレス空間におい
て、データ伝送に含まれる２つのスレーブのバツフアメ
モリを得ることができ、従つて中間記憶を行なうことな
く一方のバツフアメモリから他方のバツフアメモリにデ
ータ伝送することができる為である。また、前記の共通
母線を介する前記のバツフアメモリからの或いはこのバ
ツフアメモリへの或いはこれらの双方のデータ伝送を、
前記の共通母線にアクセスしうる直接メモリアクセス装
置により行なうようにするのも有利である。このような
直接メモリアクセス装置を設けることによりデータの伝
送速度を高めることができる。また、前記の入出力イン
タフエースを介して伝送される状態信号により、前記の
マスタ或いは関運するスレーブ内で現在実行されている
プログラムシーケンスに割り込みを行なうことにより、
前記のマスタ或いは前記の関連のスレーブを匍脚するよ
うにすることができる。

このようにすることにより、遅延時間を減少させること
ができ、また関連するコンピユータにおけるロードを減
少させることができる。図面につき本発明を説明する。

第１図に示す本発明の一例のデータ処理装置は、（マイ
クロ）コンピユータ１，２および３を有する。

マイクロコンピユータ１はマスタ（主）コンピユータで
あり、このマスタコンピユータによりスレーブ（従）コ
ンピユータとして作動するマイクロコンピユータ２およ
び３を制御するものとする。これらのマイクロコンピユ
ータを以後簡単の為に単にマスタおよびスレーブと称す
る。また図面を簡潔とする為に第１図には２個のみのス
レーブを示すも、実際には２個よりも多いスレーブを存
在させることができる。或いはまたデータ処理装置に１
個のみのスレーブを設けることもできる。マスタ１の母
線４は共通母線として作用する。各スレーブ２，３はバ
ツフアメモリ５，６とそれぞれ関連し、各バツフアメモ
リはこれらにそれぞれ関連するスイツチング装置７，８
により関連のスレーブ２或いは３の母線９或いは１０や
共通母線４に交互に接続されうる。更に、マスタおよび
スレーブに関する状態信号を伝送しうるようにする為に
、スレーブ２および３の各々に２つの入出力インタフエ
ース１１，１２および１３，１４をそれぞれ関連させる
。入出力インターニーズ１１および１３はこれらに関連
するスレーブの母線９および１０にそれぞれ接続し、入
出力インタフエース１２および１４は共通母線４に接続
する。後者の２つの入出力インタフエース１２および１
４の各々はそのスレーブと関連するバツフアメモリと関
連するスイツチング装置をも制御する。従つて、入出力
インタフエース１２はライン１５で示すようにスイツチ
ング装置７を制御し、入出力インタフエース１４はライ
ン１６で示すようにスイツチング装置８を制御する。従
つて、バツフアメモリはスイツチ１７，１８および１９
，２０によつて記号的に示すようにスレーブの母線か或
いは共通母線のいずれかに接続することができる。入出
力インタフエース１１，１２間の接続および入出力イン
タフエース１３，１４間の接続は第１図に矢印群２１お
よび２２によつて示す多数のリード線によつて行なう。
各矢印の方向はそのリード線すなわち接続が状態信号を
スレーブからマスタへ伝送する機能を有するか或いはマ
スタからスレーブへ伝送する機能を有するかを示す。こ
れらの伏態信号の殆んどは伝送の為のデータが得られて
いる（有効である）かどうか或いはデータを受信しうる
かどうかを通知するも、いくつかの状態信号はマイクロ
コンピユータ或いはこれらマイクロコンピユータにより
制御される周辺装置が不適当な作動をしているかどうか
を通知し、後者の場合の不適当な作動をしている場合に
は必要な補正手段を取ることができる。スレーブ２に関
連し、第１図にプロツク２３として示すバツフアメモリ
５−スイツチング装置７一入出力インタフエース１１，
１２と、スレーブ３に関連し、プロツク２４として示す
バツフアメモリ６−スイツチング装置８一人出力インタ
フエース１３，１４との各々はこれらに関連するスレー
ブ２，３とマスタ１との間で伏態信号やデータを伝送す
る為の結合すなわち伝送装置を構成する。

各バツフアメモリより成るアドレスフイールドは関連す
るスイツチング装置により関連のスレーブブのアドレス
空間に或いはマスタのアドレス空間に交互に切換えるこ
とができる。マスタのアドレス空間はすべてのバツフア
メモリによつて構成されるアドレスフイールドを同時に
受け入れうるようにしてスレーブ間のデータの伝送を簡
単化しうるようにするのが好適である。このことを第２
図に線図的に示す。この第２図におけるプロツク２５は
マスタのメモリアドレス空間を示し、プロツク２６はス
レーブ２のメモリアドレス空間を示し、プロツク２７は
スレーブ３のメモリアドレス空間を示す。マスタのメモ
リアドレス空間２５はセクシヨン２８と他のセクシヨン
２９を有しており、これらのセクシヨン２８および２９
はスレーブ２および３とそれぞれ関連するバツフアメモ
リ５および６により表わされるアドレスフイールドにそ
れぞれ相当する。スレーブ２のメモリアドレス空間２６
はバツフアメモリ５によつて表わされるアドレスフイー
ルドに相当するセクシヨン３０を有し、スレーブ３のメ
モリアドレス空間２７はバツフアメモリ６によつて表わ
されるアドレスフイールドに相当するセクシヨン３１を
有している。セクシヨン２８および３０が、またセクシ
ヨン２９および３１が互いに一致する。双方向矢印３２
および３３は、バツフアメモリによつて表わされるアド
レスフイールドをマスタのメモリアドレス空間内或いは
このバツフアメモリが関連するスレーブのメモリアドレ
ス空間内に交互に位置せしめうるということを表わす（
これは対応するスイツチング装置の状態に依存する）。
従つて、スレーブ２および３間でのデータの伝送中、バ
ツフアメモリ５および６の双方によつて表わされるアド
レスフイールドをマスタのメモリアドレス空間内に取り
入れることができ、データを一方のバツフアメモリから
他方のバツフアメモリに直接伝送することができ、従つ
てデータの中間での記憶を省略することができる。マス
タとスレーブとの間、或いは２つのスレーブ間で行なわ
れるデータ伝送はマスタにより常に制御され、マスタと
スレーブとの間の必要な同期は関連の入出力インタフエ
ースにより達成され、関連のバツフアメモリ或いは各バ
８ンフアメモリは関連のスレーブのアドレス空間或いは
マスタのアドレス空間に接続される。

各データ伝送作動を達成する為に、送信機のアドレス、
受信機のアドレス、データプロック長、実行すべきオペ
レーシヨン等のようなオペレーシヨンに必要なあらゆる
データを含むパラメータプロツクを関連のバツフアメモ
リを経て伝送する。対応する入出力インタフエースを経
て伝送される状態信号は、前述したように、マスタから
スレーブへ、或いはその逆で伝送すべき新たなデータの
存在（有効性）や、新たなデータを記憶する関連のスレ
ーブの能力を表わし、データの伝送は同期させて行なう
ことができる。これをしばしば初期手順と称する。次に
、第１図に示すデータ処理装置を市販の集積回路を以つ
て構成した例につき説明する。

マイクロコンピユータ１，２および３はＺ８Ｏ，６８Ｏ
Ｏ等の型のマイクロコンピユータとすることができ、入
出力インタフエース１１，１２，１３，１４はＺ８ＯＰ
ＩＱ或いは６８００Ｐ１Ａの型のものとすることができ
る。母線４はマスタＺ８Ｏ（６８００等）の母線より成
り、この母線はアドレス母線およびデータ母線から成つ
ている。これと同じことがストフ７Ｓ８Ｏ（６８００等
）の母線より成る母線９（および１０）に対しても言え
る。マスタアドレス母線はそのアドレスをゲート論理素
子（例えばＤＭ８ｌＬＳ９７型のゲート素子）１８およ
び２０（第１図）を経てバツフアメモリ５および６にそ
れぞれ与える。

一方、スレーブアドレス母線はこれらのアドレスを上記
と同じ型のゲート論理素子１７および１９を経てバツフ
アメモリ５および６にそれぞれ与える。データに関して
は、データ母線をバス（母線）ドライバ（例えば３２１
６型のドライバ）を経てバツフアメモリ一入力端子／出
力端子に接続する。ライン１５および１６による制御の
下で、バスドライバはデータを母線４から読取つてバツ
フアメモリ５または６内に書込むか、或いはデータを母
線９または１０から読取つてバツフアメモリ５または６
内に書込むように作動させられる。上述したところから
明らかなように、バツフアメモリの切換えは、アドレス
の処理によりバツフアメモリのアドレスフイールドがマ
スタメモリのアドレス空間の一部となるか、或いはスレ
ーブメモリのアドレス空間の一部となるかを意味する。

データに関しては、データは物理的にバツフアメモリ内
にあり、バツフアメモリはマスタメモリおよびスレーブ
メモリの双方或いはいずれか一方の物理的なメモリ個所
にデータを転送したり、これらのメモリ個所からデータ
を受けたりする必要はない。以後、第１図に示すデータ
処理装置の作動をスレーブ２からマスタ１にデータを伝
送する場合につき説明する。

第３図の簡単化した流れ図はこの作動に関するものであ
る。この第３図の流れ図の左側部分はスレーブにおける
作動を示し、右側部分はマスタにおける作動を示す。ス
レーブからマスタにデータを伝送する上記の場合には、
スレーブ２はデータ送信機として機能し、マスタ１はデ
ータ受信機として機能する。符号３４はスレーブ２の作
動（オペレーシヨン）の開始を示し、３５において、送
信機はデータを取出すのに有効な伏態にないということ
を示す状態信号を入出力インタフエース１１、リード線
３６および入出力インタフエース１２（第１図参照）を
経てマスタに供給する。送信機は３７においてバツフア
メモリ５が現在スイツチ１７によつてそのアドレス空間
に切換わつているかをチエツクする。このスレーブがデ
ータ伝送に関係していない場合には各バツフアメモリは
常に関連のスレーブのアドレス空間にある。バツフアメ
モリ５がアドレス空間にない場・合には、送信機はルー
プ３８を経てバツフアメモリ５が実際にそのアドレス空
間に切換わるのを待つ。３９においては関連の′マラメ
ータプロツクおよびデータがバツフアメモリ５に伝送さ
れる。

４０においては、有効なデータがあるということを示す
状態信号を入出力インタフエース１１、リード線４１お
よび入出力インタフエース１２を経てマスタに供給し、
その後に送信機は４２において、スイツチ１８を閉じる
ことによりマスタがそのアドレス空間にバツフアメモリ
５を受け入れたかどうかをチエツクする。

マスタがそのアドレス空間にバツフアメモリ５を受け入
れていない場合には、送信機はループ４３においてこの
受け入れが行なわれるまで待つ。マスタは４４において
スレーブの１つが有効なデータを有するかどうかをチエ
ツクする。

スレーブが有効なデータを有しない場合には、マスタは
４５において他のオペレーシヨンを実行する。方、スレ
ーブ２が有効なデータを有するということを示す状態信
号がリード線４１に存在する場合には、マスタは４６に
おいて第１図の入出力インタフエース１２およびライン
１５を経てスイツチング装置７を作動させ、スイツチ１
７が開放し、スイツチ１８が閉成するようにする。従つ
て、バツフアメモリ５は送信機のアドレス空間からマス
タのアドレス空間に切換わる。次に、バツフアメモリ５
をマスタのアドレス空間に受け入れたということを示す
状態信号を入出力インタフエース１２、リード線４７お
よび入出力インタフエース１１を経て送信機に供給する
。送信機は４８においてデータが有効であるというその
状態信号をキヤンセルし、このことを新たな状態として
リード線４９を経てマスタに通知する。送信機は５０に
おいてすべてのデータが伝送されたかどうかをチエツク
する。すべてのデータが伝送された場合には、送信機は
５１においてリード線５２を経て、他のデータ伝送を行
なう準備ができているということを示す状態信号をマス
タに供給する。一方、送信機からのデータ伝送がまだ完
全に行なわれていない場合には、送信機はデータの取出
しがまだ有効に行なわれていないということを示す状態
信号（リード線３６）をループ５３を経てマスタに供給
し、その後にスレーブ２は再び送信機として機能し、要
求されるべきデータを待つ。バツフアメモリ５がマスタ
のアドレス空間内に受け入れられた後、マスタは５４に
おいてデータが有効であるということを示す状態信号を
送信機がライン４９を経てキヤンセルしたかどうかをチ
エツクする。

このキヤンセルが行なわれていない場合には、５５に誤
り信号が与えられる。しかし、上記のキヤンセルが行な
われている場合には、５６においてバツフアメモリ５の
内容が関連のパラメータプロツクに応じてその行先に伝
送され、所望の作動が５７で実行される。マスタによる
バツフアメモリ５の内容の取出し後、マスタは５８にお
いて入出力インタフエース１２（第１図のライン１５）
を経てスイツチング装置７を再び作動させ、スイツチ１
８を再び開放させるとともにスイツチ１７を再び閉成す
る０従つて、バツフアメモリ５はスレーブ２のアドレス
空間内に再び存在し、このことがリード線５９を経てス
レーブ状態信号として通知される。この通知が行なわれ
ると、サイクルが終了する０マスタは６０においてその
前の作動に復帰するか或いは新たな作動を開始する。マ
スタからスレーブへのデータの伝送は上述したのと全く
同様にして行なわれ、この場合マスタが送信機となり、
スレーブが受信機となる。このような場合には、まず最
初マスタが関連のスレーブのバツフアメモリをこのマス
タのアドレス空間内に受け入れ、関連のパラメータプロ
ツクおよびデータをバツフアメモリ内に転送し、次にバ
ツフアメモリをスレーブのアドレス空間に切換える。２
つのスレーブ間のデータ伝送も上述したのと同様にして
行なわれ、この場合、例えばスレーブ２が送信機として
機能し、スレーブ３が受信機として機能する。

送信機はまず最初にこれに割当てられたバツフアメモリ
５がこの送信機のアドレス空間内にあるかどうかをチエ
ツクする。バツフアメモリ５が送信機のアドレス空間内
にある場合には送信機は伝送すべきデータとこれに関連
するパラメータプロツクとをバツフアメモリ５内に転送
し、このことを入出力インタフエース１１，１２を経て
マスタ１に通知し、その後にマスタが、入出力インタフ
エース１２を経て作動させられたスイツチング装置７に
よりバツフアメモリ５をこのマスタのアドレス空間に切
換え、このマスタがパラメータプロツクから受信機のア
ドレスを読取る。次にマスタは、特定の受信機の入出力
インタフエース本例の場合、スレーブ３の入出力インタ
フエース１３，１４を経て、スレーブ３が新たなデータ
を受け入れうる状態にあるかどうかをチエツクする。ス
レーブ１３が新たなデータを受け入れうる状態にあると
いうことを検出した場合には直ちに、マスタが、入出力
インタフエース１４を経て作動させたスイツチング装置
８を経てスレーブ３のバツフアメモリ６を上記のマスタ
自体のアドレス空間に切換え、送信機のバツフアメモリ
５から受信機のバツフアメモリ６内にデータを書込む。
次に、マスタは入出力インタフエース１３，１４を経て
、新たなデータが有効に与えられたということをスレー
ブ３に通知するとともに、スイツチング装置８を経てバ
ツフアメモリ６をスレーブ３のアドレス空間に再び切換
え、その後にスレーブ３はそのバツフアメモリ内に存在
するパラメータプロツクを読取り、対応する作動を実行
する。データの伝送速度を極めて高速にしたい場合には
、しはしばＤＭＡと称される直接メモリアクセス装置を
用い、この装置にマスタ１によつて関連のデータがロー
ドされた後にこの装置が共通母線４へのアクセスを自動
的に行ない、送信機のバツフアメモリの全内容を１つの
プロツクとして受信機のバツフアメモリに伝送するよう
にする方法（この方法自体は既知である）により送信機
のバツフアメモリから受信機のバツフアメモリへのデー
タ伝送を行なうようにするのが有利である。この種類の
直接メモリアクセス装置を第１図に７２で示す。この装
置７２は例えば型番Ｚ８ＯＤＭＡを有する市販の集積回
路を以つて構成することができる。このようなりＭＡを
設ける場合には、関連の送信機のバツフアメモリのアド
レス、所望の受信機のバツフアメモリのアドレスおよび
プロツク長を入れることによりマスタがプロツク全体の
伝送を開始し、その後にこのプロツクがマスタの任意の
プログラムの種々の命令の実行間で、すなわちトランス
ペアレット伝送的に自動的に伝送されるようになる。プ
ロツクの伝送が終了された後、このことがマスタに通知
される。また、入出力インタフエースを経て伝送され、
前述したようにスレーブ或いはマスタに対する新たなデ
ータの有効性或いは新たなデータを記憶する能力等を示
す状態信号自体が、割り込み信号を生せしめることによ
り既知のようにマスタ或いはスレーブにおける関連のオ
ペレーシヨンや、割り込み信号によつて示される実行す
べきオペレーシヨンを優先度によらないで開始させるよ
うにするのも有利であるということを確かめた。

上記の割り込み信号は、現在実行されているオペレーシ
ヨンステツプの終了後に、或いはプログラミング技術に
応じて割り込みが許される実行プログラムシーケンス中
の点でこの実行プログラムシーケンスに割り込みを行な
う。従つて、マイクロコンピユータに対するロードを減
少せしめることができ、生じる遅延を最小にすることが
できる。更に、前述したように、誤り信号をも伝送しう
るように入出力インタフエースを構成し、ある種の妨害
を無くしうるようにすることができる。

このようにしないと、例えばデータの伝送中生じる誤り
信号が関連のバツフアメモリを経てマスタに通知されえ
ない（その理由はこの場合このバツフアメモリはデータ
によりふさがれている為である）という事実の為に妨害
が生じるおそれがある為である。上述した装置において
は、上述した誤り信号を関連の入出力インタフエースを
経て伝送しうる為、マスタが誤りを補正しうるようにな
る。伝送すべきデータプロツクがバツフアメモリの容量
を越える場合が生じうる。このような場合には、データ
プロツクを分けて伝送し、関連のパラメータプロツクを
データプロツクの第１部分と一緒にのみ或いはデータプ
ロツクの各部分と一緒に伝送するようにする必要がある
。このような場合には、マスタが、必要とする複数回の
データ伝送作動を、他のオペレーシヨンを散在させて、
すなわち他のオペレーシヨンと準同時的に行なうことが
できる。上述した種類のデータ処理装置においては、マ
スタが、データ処理装置を制御したりデータの伝送を制
御したりする機能に力ｉえて、適切ならばスレーブによ
るデータ処理命令機能をスレーブの代りに行なうように
することができる。

このようにすれば、データ処理命令機能がマスタとして
機能するマイクロコンピユータに引継がれ、マスタのロ
ード率は増大するも、スレーブとして機能するマイクロ
コンピユータはほんのわずかしか用いられない為に、個
々のマイクロコンピユータの計算容量が最適に用いられ
るようになる。勿論、データ処理命令はスレーブによつ
て別々に処理するようにすることもできる。第４図はテ
キスト処理装置を示すプロツク線図である。

第４図において、１はマスタとして機能するマイクロコ
ンピユータを示し、その母線４は共通母線として用いる
。他の３個のマイクロコンピユータ６１，６２および６
３はスレーブとして機能し、これら３つのマイクロコン
ピユータの各各と共通母線４との間には伝送装置６４，
６５および６６をそれぞれ設ける。これらの伝送装置の
各々は、第１図に示すデータ処理装置の伝送装置２３お
よび２４の各々と同じ構造を有しており、従つて伝送装
置６４，６５および６６の各々もバツフアメモ；八 ス
イツチング装置および２つの入出力インタフエースを有
している。各スレーブは独自の機能を有している。すな
わち、スレーブ６１はデイスプレイ装置６７を制御し、
スレーブ６２は２つのデイスクメモリ６８および６９を
制御し、スレーブ６３は例えば電話装置を経てデータを
伝送する。マスタ１はデータ処理装置を制御したりデー
タの伝送を制御したりするばかりではなく、プリンタ７
０をも制御する。また、マスタ１はキーボードを有する
データ入力装置７１にも接続し、このデータ入力装置７
１によりデータ処理装置に命令を供給したり、データ（
この場合テキスト等）を入力させたりする。この種類の
データ処理装置によれば、テキストの構成、編集、中間
記憶および最終的なプリンテイング或いは実行すべき他
の処理の装置への転送を行なうことができる０各列のマ
イクロコンピユータが互いに共働する為、極めて複雑な
タスクを行なうことができるＯデータ或いはテキストの
伝送および処理は第１図に示すデータ処理装置における
場合と同様にして行なわれる。

例えば、所定のデータを入力装置７１による命令の下で
所定の形態でデイスクメモリ６８からデイスプレイ装置
６７に供給する必要がある場合には、マスタ１が伝送装
置６５のバツフアメモリにスレーブ６２から対応するデ
ータをロードすることを指令し、このローデイングをマ
スタに確認させ、このマスタが伝送装置６５のバツフア
メモリより成るアドレスフイールドをこのマスタ自体の
アドレス空間に切換え、スレーブ６１がデータを受け入
れる準備が完了されているかどうかをチエツクする。ス
レーブ６１がデータを受け入れる準備完了状態にあるこ
とを確かめると直ちに、伝送装置６４のバツフアメモリ
より成るアドレスフイールドがマスタ１のアドレス空間
に切換わり、その後に一方のバツフアメモリから他方の
バツフアメモリへのデータ伝送が行なわれる。この処理
にはマスタにおける中間記憶を含めることができる。次
に、伝送装置６４のバツフアメモリより成るアドレスフ
イールドをスレーブ６１のアドレス空間に再び切換え、
スレーブ６１にデータの取得を通知し、その後にこのス
レーブ６１が必要とする他のオペレーシヨンを実行し、
最後に、所望データをデイスプレイ装置に所望の形態で
表示する。この場合も、マスタおよびスレーブ間の対応
する伏態信号の伝送やバツフアメモリに対する関連のス
イツチング装置の制御も伝送装置６４および６５の人出
力インタフエースを経て行なわれる。例えばデイスクメ
モリとプリンタ７０との間の伝送も上述したのと類似す
る方法で行なわれ、この場合マスタ自体がプリンタを制
御する。テキスト処理装置における他のタスクの実行も
同様にして行なわれる。

【図面の簡単な説明】

第１図は本発明データ処理装置の一例を示すプロツク線
図、第２図は第１図の例に設けられた種種のメモリ間の
関係を示す線図、第３図は第１図の例の作動を示す流れ
図、第４図は本発明の他の例を示すプロツク線図である
。 １，２，３，６１，６２，６３・・・・・・マイクロコ
ンピユータ、５，６・・・・・・バツフアメモリ、７，
８・・・・・・スイツチング装置、１１，１２１３，１
４・・・・・・インタフエース、２３，２４，６４，６
５，６６・・・・・・伝送装置、２５，２６，２７・・
・・・・メモリアドレス空間、６７・・・・・・デイス
プレイ装置、６８，６９・・・・・・デイスクメモＩ八
７０・・・・・・プリンタ、７１・・・・・・データ
入力装置、７２・・・・・・直接メモリアクセス装置。

Claims (1)

1. 【特許請求の範囲】 １ マスタコンピュータと、少くとも２つのスレーブコ
   ンピュータとを具えるデータ処理装置において、マスタ
   コンピュータが、複数の第１の個数の並列アドレスビッ
   トにより決定されるマスタアドレス空間を有するマスタ
   処理素子と、複数の第２の個数と選択的にアドレスしう
   るメモリ位置を有するマスタメモリとを具えており、前
   記のマスタ処理素子およびマスタメモリの双方は、デー
   タ転送と前記のマスタアドレス空間内の個々のアドレス
   を決定する前記の複数の第１の個数の並列アドレスビッ
   トのアドレス伝送とを行なうマスタコンピュータ母線に
   接続されており、前記のスレーブコンピュータの各々が
   、スレーブアドレス空間を有するスレーブ処理素子と、
   スレーブコンピュータ母線に接続されたスレーブメモリ
   とを具えており、各スレーブコンピュータが更に接続モ
   ジュール（２３；２４）を具えており、各接続モジュー
   ルは、マスタコンピュータに対する第１制御インタフェ
   ース素子と、この第１制御インタフェース素子に相互接
   続された、関連のスレーブコンピュータに対する第２制
   御インタフェース素子とを有しており、前記の第１制御
   インタフェース素子は、「データが有効である」という
   状態を表わす第１状態信号と、「データを受信しうる」
   という状態を表わす第２状態信号と、「不適当に作動し
   ている」という状態を表わす第３状態信号とを選択的に
   マスタコンピュータに伝送する手段を有しており、各ス
   レーブコンピュータが更に、バッファアドレスフィール
   ドを構成する複数の第３の個数のメモリ位置を有するバ
   ッファメモリを具えており、各バッファメモリが第１お
   よび第２状態を有するスイッチング装置を具えており、
   スイッチング装置が第１状態になると関連のバッファア
   ドレスフィールドをマスタコンピュータ母線に接続し、
   スイッチング装置が第２状態になると関連のバッファア
   ドレスフィールドをスレーブコンピュータ母線に接続し
   、前記のマスタアドレス空間が前記の複数の第２の個数
   のメモリ位置のアドレスとは異なる前記の複数の第３の
   個数のメモリ位置の独自のアドレスを有しており、スレ
   ーブアドレス空間の各々が関連のスレーブメモリ内のメ
   モリ位置のアドレスとは異なる関連のバッファアドレス
   フィールド内のメモリ位置の独自のアドレスを有してお
   り、前記のマスタコンピュータには、１つのスレーブコ
   ンピュータとのデータの伝達を行なうとともに他のいか
   なるスレーブコンピュータの制御をも停止せしめ、制御
   が停止されたスレーブコンピュータ内で自律作動を行な
   わしめるようにする第１制御手段が設けられているよう
   にしたことを特徴とするデータ処理装置。 ２ 特許請求の範囲１記載のデータ処理装置において、
   スレーブコンピュータの個数を少くとも３個とし、前記
   のマスタアドレス空間が、前記の複数の第２の個数のメ
   モリ位置のアドレスとは異なるいかなるバッファメモリ
   にも関連する前記の複数の第３の個数のメモリ位置の独
   自のアドレスを有しており、これら独自のアドレスの各
   々を他のいかなるバッファメモリにも関連する前記の複
   数の第３の個数のメモリ位置のアドレスと異ならせ、前
   記のマスタコンピュータには、２つのアドレス位置間の
   直接的な読出しおよび書込み作動時にデータを第１スレ
   ーブコンピュータから第２スレーブコンピュータに伝達
   するとともに、他のいかなるスレーブコンピュータの制
   御をも停止させ制御が停止されたスレーブコンピュータ
   内で自律作動を行なわしめるようにする第２制御手段が
   設けられているようにしたことを特徴とするデータ処理
   装置。