JPS63128837A - 回線制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 回線種別９回線スループッ、トの向上、二重化構成等の
要請に対処するため２組の回線制御部を設け、主装置よ
り対応する回線制御プログラムをロニドするとともに、
回線制御部間に通信手段と共有メモリとを設けて一方を
主側（マスク）として主装置側の制御を簡易化したもの
である。

〔産業上の利用分野〕

本発明は回線制御装置の改良に関する。

データ通信は、各種プロトコルの開発９通信速度の向上
とともに普及してきたが、その結果として回線種別が多
種多様にわたり、これら回線種別の異なる装置間の接続
という問題点が生じている。

また一方では、データ通信の重要性の高まりから、回線
系の障害に対する対策が要望されている。

しかし、システムに対応してそれぞれ回線制御装置を準
備することは、ハード的にもソフト的にも困難であり、
これらの要望に簡易に対処し得る回線制御装置が求めら
れている。

〔従来の技術〕

第３図＋ａ）は従来の回線制御装置ブロック図、第３図
（ｂ）は２重化方式説明図である。

第３図（ａｌにおいて、回線制御装置３は、共通バス１
００に接続されて主プロセツサ（主ＣＰＵ）１と制御情
報をやりとりしつつ送受信データを転送するインタフェ
ース（ＩＦ）制御部４、各種プロトコル制御を行う回線
制御プログラム、送受信データ等を格納するメモリ６、
プロセッサＣＰＵ５、回線インタフェース制御部７等よ
り構成され、上記回線制御プログラムにより、送信部お
よび受信部が形成される。即ち、 送信処理・・・主ＣＰＵＩの起動により、主メモリ２上
に存在する送信データをメモリ６に取込み、所定のプロ
トコルフォーマットに加工した後、回線インタフェース
制御部７を介して外部回線５３に送出する。

受信処理・・・回線より受信した受信データを分解、解
析した後、主メモリ２に転送し、主ＣＰＵ１に通知する
。

ここで、受信データの内容によっては回線制御装置３内
で廃棄するとともに、送信部に応答情報の送信依頼を行
う場合もある。

また、上記回線インタフェース制御部７は、ＣＰＵ５が
リード／ライトするレジスタを備え、送受信データをそ
れぞれ並列−直列変換、直列−並列変換して全二重通信
を行う機能、回線速度を選択する機能等を備えたもので
ある。

上記回線制御装置において、種々の回線種別への対応は
、ＣＰＵ５による各種プロトコル制御、主装置との間の
ＤＭＡ　（ダイレクトメモリアクセス）による高速転送
、回線速度の選択等で実現されるが、衛星通信のごとく
、上下回線で回線速度が異なる場合とか、ＬＡＮ　（ロ
ーカルエリアネットワーク）等ベースバンド方式の全二
重通信への対応とか、回線制御装置の二重化等の要望に
対しては、２組の回線制御装置を設け、それぞれ主ＣＰ
ＵＩが制御するように構成される場合が多い。

第３図（ｂｌは、回線制御装置の二重化方式の１例を示
す図であって、同一の回線制御装置３を２組共通バス１
００に接続し、一方を待機状態に設定するとともに、主
側に障害が検出されたとき、主ＣＰＵＩによって切換部
８を切換え、待機側に切換える方式を示したものである
。

〔発明が解決しようとする問題点〕

回線種別、二重化構成等に対処するとき、同じ回線制御
装置を２組装置に組み込む従来の方法は、主ＣＰＵＩが
それぞれの回線制御装置を意識して送受信制御を行う必
要があるとともに、ハード的にもソフト的にも複雑且つ
高価となる問題点があった。

本発明は、多様化する回線種別とともに二重化構成にも
対応し得る簡易な回線制御装置を提供することを目的と
する。

〔問題点を解決するための手段〕

上記目的のため、本発明の回線制御装置は、第１図本発
明の原理説明図に示すように、 主装置との間で送受信データ（５１）を転送す諷メイン
インタフェース制御部（１３）と、回線制御プログラム
（５０）を格納する個別メモリ（１６）と、該回線プロ
グラム（５０）に基づき回線制御を行うプロセッサ（１
７）と、外部回線（５３）とのインタフェース手段を備
えた回線インタフェース制御部（７）とをそれぞれ備え
た第１および第２の回線制御部（１０，１１）を備える
とともに、第１および第２の回線制御部（１０，１１）
がそれぞれ送受信データ（５１）を格納する共有メモリ
　（１８）と、 第１および第２の回線制御部（１０，１１）との間で通
信する通信手段（２６）と、 それぞれ回線種別に対応した回線制御手段を備える回線
制御プログラム（５０）を主装置よりロードするロード
手段（２７）と、 第１の回線制御部（１０）を介して主装置と送受信制御
情報（５２）をやりとりする制御手段（２８）と、 該回線制御手段に対応する外部回線（５３）を第１およ
び第２の回線制御部（１０，１１”）にそれぞれ切換え
接続する切換部（１２）と、 を設けたものである。

〔作用〕

高速回線、上り下りの回線速度が異なる回線、ベースバ
ンドの全二重通信、二重化構成等、種々の回線種別の要
求に対応して、２組の第１および第２の回線制御部１０
．１１（以下１０をマスク、１１をスレーブとする）に
回線制御を分担せしめ、それに対応して外部回線５３を
切換える。

このため、対応する回線制御プログラム５０をそれぞれ
主装置よりロードするとともに、そのプログラムにより
切換部１２を切換える。

主装置側との間の送受信データ５１の転送は、それぞれ
のメインインタフェース制御部１３によりＤＭＡで高速
に転送し、主装置と回線制御装置との送受信制御情報の
やりとりは、マスク側のメインインタフェース制御部を
通じて行う。このため、通信手段２６は主装置とスレー
ブ側との通信をマスク側を介して行うために設けられた
ものである。

また、共有メモリ１８は送受信データを格納するもので
、二重化構成のとき共通にアクセスされる。

以上によって、回線種別、二重化に対応するとともに、
主装置は２組の回線制御部を意識することなく送受信制
御を行うことができる。

回線種別への対応例を以下に示す。

（１１別系統の回線または別装置の回線に対応〔第２図
（ａ）−（Ｉ）独立２回線方式〕マスクおよびスレーブ
に独立した送受信制御手段を備える回線制御プログラム
５０をロードし、切換部１２をそれぞれ対応する外部回
線５３に接続制御する。この方式によって全二重通信の
２チャンネル回線が得られる。

（２）高速回線への対応 〔第２図（ａｌ−（ｎ）送受分担方式〕マスクおよびス
レーブにそれぞれ送信制御、受信制御を分担させ、１組
の外部回線５３に接続する。

（３）上下の回線速度が異なる回線に対応〔第２図（ａ
）−（Ｉｆ）送受分担方式〕（２）と同様に送受分担さ
せ、それぞれ回線速度を変える。

（４）回線制御装置の二重化への対応 〔第２図（ａｌ−（Ｉ［［）回線制御装置の二重化方式
〕同じ送受信制御プログラム５０を持たせ、スレ７ブ側
を待機状態に接続し、マスク側に障害が発生したときス
レーブ側に制御を切換える。

（５）回線の二重化 〔第２図（ａ）−（Ｖ）回線の二重化方式〕装置間に２
組の回線を設け、一方の回線制御部のみ動作させる。

現用の外部回線５３に障害が発生したとき、切換部１２
により他方の外部回線に切換える。

（５）半二重ベースバンド方式における全二重通信への
対応 （第２図（ａ）−（ＩＶ）ベースバンドにおける全二重
方式〕 回線を二重化し、送受分担させる。

一方の回線制御部または回線に障害が発生したとき、他
系統で半二重通信を行う。

以上のごとく、２組の回線制御手段を設けて回線種別に
対応せしめるとともに、主装置との制御用インタフェー
ス手段が１組であるため、主装置が２組の回線制御部を
意識することなく送受信制御が行える。

〔実施例〕

本発明の実施例を第２図、第３図を参照しつつ説明する
。

第２図（ａｌは対応例を表す図、第２図（ｔｅｌは実施
例の回線制御装置ブロック図、第２図（Ｃ）は送受分担
方式の動作説明図、第２図＋ｄ）は送受分担方式におけ
る動作フローチャート図、第２図＋ｅ）はモデムとの接
続例を表す図である。

〔構成〕

以下、それぞれマスク回線制御部１０　（第１の回線制
御部１０）およびスレーブ回線制御部１１（第２の回線
制御部１１）に属する同一対象物は同一符号に添字ｉお
よびｂを付す。

１３ａ、ｂはメインインタフェース制御部であり、主メ
モリ２〔第３図（ａ）〕と共有メモリ１８との間で送受
信データ５１をＤＭＡ転送する機能と、主ＣＰＵＩとマ
スタＣＰＵ１５ａまたはスレーブＣＰＵＩ　６　ｂとの
間で送受信制御情報５２のやりとりを行う機能を有する
もの、 １４ａ、ｂは、回線制御プログラム５０を主メモリ２よ
りロードするこめのＩＰＬプログラム５４を格納した読
出し専用メモリＲＯＭ、１５は、マスクＣＰＵ１６ａと
スレーブＣＰＬ１１６ｂとの間で通信を行うためのイン
タフェース（１／Ｆ）レジスタで、コマンド、ステータ
ス相等複数より構成されるもの、 １６ａ、１６ｂは、それぞれマイクロプロセッサ等で構
成されるマスタＣＰＵおよびスレーブＣＰＵ。

１７ａ、１７ｂは、回線制御プログラム５０等をロード
する個別メモリ、 １８は、送受信データ５１を一時格納する共有メモリで
、マスタＣＰＵ１６ａ、スレーブＣＰＵ１６ｂが共通に
アクセス可能なもの、 ？ａ、７ｂは回線インクフェース制’ｔＨ部であり、前
述した回線インタフェース制御部７と同一のもの、 １２は切換部であり、マルチプレクサＭＰＸ２０．２１
．２２．２３を図示のごとく接続するとともに、図示省
略したレジスタにセントされた送信切換信号Ｓおよび受
信切換信号Ｒにより切換えられるもの、 ２４ａ、ｂは回線ドライバＤｖ１ ２５ａ、ｂは回線Ｌ／’／／−バＲＶ、である。

なお、通信手段２６はＩ／Ｆレジスタ１５に、ロード手
段２７はＲＯＭ１４ａ、１４ｂにそれぞれ格納されたＩ
ＰＬプログラム５４に、制御手段２８は後述する主ＣＰ
ＵＩとマスタＣＰＵ１６ａとの通信プログラムにそれぞ
れ対応する。

上記構成の回線制御装置は、例えばボードで構成され、
種々の装置に装着し得るように標準化される。

〔回線制御プログラムのローディング〕以下送受分担方
式〔第２図（ａ）−（ｎ））を例として動作を説明する
。第２図（Ｃ１，（ｄｌ参照回線制御プログラム５０は
プロトコル制御等回線処理を実行させるプログラムから
成り、ＲＯＭ１４ａ、ｂに持っＩＰＬプログラム５４に
よって、主メモリ２上よりメインインタフェース制御部
１３ａ、１３ｂを介して個別メモリ１７ａ、１７＋）に
それぞれ格納する。

上記ＩＰＬによりロードされる回線制御プログラム５０
の構成を以下に示す。

マスク回線制御部１０ ・送信制御プログラム ・主装置側との通信プログラム ・スレーブ側との通信プログラム ・主メモリとのデータ転送プログラム ・切、換部制御プログラム スレーブ回線制御部１１ ・受信制御プログラム ・マスク側との通信プログラム ・主メモリとのデータ転送プログラム である。

〔起動〕

上記ローディングが完了すると、主ＣＰＵ１の指示に基
づき、ＩＰＬプログラム５４がら上記ロードされた回線
制御プログラム５ｏに実行が切換わる。

〔回線インタフェースの設定〕

それぞれの回線制御プログラム５０が起動されると、ま
ず回線インタフェース制御部７ａ、７ｂの動作モードが
設定され、マスク回線制御部１０によって回線（送信お
よび受信）切換信号Ｒ，Ｓが出力されて所定の回線に接
続される。

以上の処理により回線制御装置はレディ状態となり、送
受信動作が可能となる。

〔送信動作〕

（１１主ＣＰＵＩより送信データの格納先とともに送信
指令がメインインタフェース制御部１３ａを通じて出力
され（第２図（Ｃ１，（ｄ）−Ｓｌ）　、これに基づき
マスタＣＰ’Ｕ１６ａはメインインタフェース制御部１
３ａに指示して、主メモリ２より共有メモリ１８に送信
データを転送せしめる。（Ｓ２）（２）マスタＣＰＵ１
６ａは、共有メモリ１８より送信データを読取り、所定
のプロトコルフォーマットに生成して、回線インタフェ
ース制御部７ａに送信を依頼する。　　（Ｓ３） （３）回線インタフェース制御部７ａは、スタートビッ
ト、ストップビット、パリティ等（調歩式の場合）を付
加して設定された回線速度で出力する。

（４）　　この送信データはＭＰＸ２２、ＤＶ２４ａを
通じて外部回線に出力される。

（５）　　フレーム送信完了ごとに主ＣＰＵ１に送信完
了が通知される。（Ｓ４） 〔受信動作〕 （１）　　予め受信データを格納する主メモリ２上のバ
ッファ情報（アドレスおよびレングス））が主ＣＰＵＩ
よりマスク回線制御部１０に通知され、マスク回線制御
部１０はこれを受信してスレーブ回線制御部１１に通知
する。（Ｒ１） （２）受信データは、ＲＶ２５ａ、ＭＰＸ２１を通じて
回線インタフェース制御部７ｂに受信され、スレーブＣ
ＰＵ１６ｂに通知される。（Ｒ２）（３）　　スレーブ
ＣＰ　Ｕ　１６　（ｂｌは回線インタフェース制御部７
ｂよりこれを順次読取り共有メモリ１８に格納し、解析
、処理を施した後、メインインタフェース制御部１３ｂ
に予め指示された主メモリ２上の領域を指定して転送せ
しめる。（Ｒ３）（４）　　フレーム受信ごとにＩ／Ｆ
レジスタ１５を介してマスク側に受信完了を通知し、マ
スク回線制御部１０はこれを主ＣＰＵＩに通知する。（
Ｒ４）（５）　　受信データが所定の応答を必要とする
ものであれば、主メモリ２への転送は行わず、マスク回
線制御部ｌＯに応答電文の送信を依頼する。

〔回線制御装置の二重化方式〕

同一の送受信制御プログラムをマスクおよびスレーブ側
にロードし、スレーブ側が待機状態となるように回線を
接続してマスク側に送受信制御を行わせる。

マスク側に回線エラー等所定の切換状態が発生したとき
、主ＣＰＵＩの判断によりスレーブ側に制御を切換える
。

なお、主装置との通信系をスレーブ側に切換えるように
構成する場合は、スレーブ側または主ＣＰＵＩに切換部
１２の切換手段を持たせる。

〔外部回線との接続〕

回線制御装置がモデム、回線終端装置［（ＤＳＵ）に接
続される場合は、切換部１２は制御線も同時に切換える
。

送受分担方式におけるモデムへの接続形態（Ｒｓ２ａｊ
ｃインタフェース）を第２図（ｅｌに示す。

以上に示したように、２組の回線制御部を設けて回線種
別に対応した回線制御プログラムをロードするとともに
、主装置側との通信手段として１組のインタフェースを
設けたものであるから、あらゆる回線種別に対応できる
とともに、主装置側”の制御を簡易にすることができる
。

〔発明の効果〕

本発明は、２組の回線制御部を設けて回線種別に対応せ
しめるとともに、主装置側の制御を簡易化したものであ
るから、装置間通信における効果は極めて多大である。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ）は対応例を表す図、 第２図世）は実施例の回線制御装置ブロック図、第２図
（Ｃ）は送受分担方式の動作説明図、第２図（ｄ）は送
受分担方式における動作フローチャート図、 第２図（ｅ）はモデムとの接続例を表す図、第３図（ａ
）は従来の回線制御装置ブロック図、第３図（ｂｌは従
来の二重化方式説明図、である。図中、 １は主プロセッサＣＰＵ、２は主メモリ、３は回線制御
装置、 ４はインタフェース制御部（ＩＦ制御部）、５はプロセ
ッサＣＰＵ、　　６はメモリ、７．７ａ、７ｂは回線イ
ンタフェース制御部、８は切換部、 １０は第１の回線制御部（マスク回線制御部）、１１は
第２の回線制御部（スレーブ回線制御部）、 １２は切換部、 １３．１３ａ、１３ｂはメインインタフェース制御部、 １４ａ、１４ｂは読出し専用メモリＲＯＭ。 １５はインタフェース（１／Ｆ）レジスタ、１６はプロ
セッサ、 １　’６　ａはマスクプロセッサＣＰＵ、１６ｂはスレ
ーブプロセッサＣＰＵ、 １７．１７ａ、１７ｂは個別メモリ、 １８は共有メモリ、 ２０．２１，２２．２３はマルチプレクサＭＰ２４ａ、
２４ｂは回線ドライバＤＶ、 ２５ａ、２５ｂは回線レシーバＲＶ。 ２６は通信手段、　　　２７はロード手段、２８は制御
手段、 ５０は回線制御プログラム、 ５１は送受信データ、 ５２は送受信制御情報、 ５３は外部回線、 ５４はＩＰＬプログラム、 １００は共通バス、 、−ノ １１第２の回線制御部 本発明の原理説明図 第１図 （１）独立２回線方式　　　　　　　　　（Ｕ）送受分
担方式（Ｖ）ベースバンドにおける全二重化方式対応例
を表す図 第２１ａ） 実施例の回腺醸に蔗麦置ブロック図 第２＠ｂ） 第２芯ｅｙ 従来の回ｙａｗｎブロック図 第３圀ａ） 第３＠ｂ）

Claims (1)

1. 【特許請求の範囲】 主装置との間で送受信データ（５１）を転送するメイン
   インタフェース制御部（１３）と、回線制御プログラム
   （５０）を格納する個別メモリ（１７）と、該回線プロ
   グラム（５０）に基づき回線制御を行うプロセッサ（１
   ６）と、外部回線（５３）とのインタフェース手段を備
   えた回線インタフェース制御部（７）とをそれぞれ有す
   る第１および第２の回線制御部（１０、１１）で構成さ
   れる回線制御装置であって、 第１および第２の回線制御部（１０、１１）がそれぞれ
   送受信データ（５１）を格納する共有メモリ（１８）と
   、 第１および第２の回線制御部（１０、１１）との間で通
   信を行う通信手段（２６）と、 それぞれ回線種別に対応した回線制御手段を備える回線
   制御プログラム（５０）を主装置よりロードするロード
   手段（２７）と、 第１、第２の回線制御部（１０、１１）のうち、いずれ
   か一方の前記メインインタフェース制御部（１３）を介
   して主装置と送受信制御情報（５２）をやりとりする制
   御手段（２８）と、 該回線制御手段に対応する外部回線（５３）を第１およ
   び第２の回線制御部（１０、１１）にそれぞれ切換え接
   続する切換部（１２）と、 を設けたことを特徴とする回線制御装置。