JP3458383B2 - バス間接続方式 - Google Patents
バス間接続方式Info
- Publication number
- JP3458383B2 JP3458383B2 JP05531091A JP5531091A JP3458383B2 JP 3458383 B2 JP3458383 B2 JP 3458383B2 JP 05531091 A JP05531091 A JP 05531091A JP 5531091 A JP5531091 A JP 5531091A JP 3458383 B2 JP3458383 B2 JP 3458383B2
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- Japan
- Prior art keywords
- bus
- data
- packet
- bus connection
- connection unit
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- Expired - Lifetime
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- Bus Control (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、二つのバス間でデータ
を転送するバス間接続方式に関する。 【０００２】 【従来の技術】従来、この種のバス間接続方式は、バス
の間にバスインタフェイスユニットを設け、このバスイ
ンタフェイスユニットが有するバッファメモリが空きに
なるまで、受信側のバスのデータ転送を一時停止してい
た。 【０００３】これについて、図２を参照して説明する。
図２は、従来の本方式の一例を示すブロック図である。 【０００４】図２が示すように、高速のデータ転送バス
であるパケットバス４０と、プロセッサ２０および主メ
モリ３０を接続して機能処理するシステムを構築するプ
ロセッサバス５０との間に、バスインタフェイスユニッ
ト６０が配設される。 【０００５】バスインタフェイスユニット６０は、パケ
ットバス４０に接続するパケットバス接続部６１および
プロセッサバス５０に接続するプロセッサバス接続部６
２を有する。 【０００６】パケットバス接続部６１は高速のデータ転
送をするパケットバス４０から受信したパケット形式の
データを分解して一時記憶する一方、パケットバス４０
へ送信する送信データをデータバス６３を介して受信し
パケットに組み立てたのち、パケットバス４０へ順次送
信する。 【０００７】プロセッサバス接続部６２はパケットバス
接続部６１と制御バス６４で接続し制御信号を授受し、
パケットバス接続部６１がパケットバス４０から受信し
一時記憶したデータをデータバス６５を介して取り出し
プロセッサバス５０を介して主メモリ３０へ書き込む一
方、プロセッサバス５０から受信するデータをデータバ
ス６３を介してパケットバス接続部６１へ転送する。 【０００８】パケットバス接続部６１が内蔵するバッフ
ァメモリはせいぜい４パケット分の容量で、送信側のバ
スのクロックに同期させる乗り換え用メモリである。 【０００９】このバッファメモリが記憶データを持つと
き、この記憶データがすべて転送されるまで、データの
受信は停止される。 【００１０】 【発明が解決しようとする課題】上述した従来のバス間
接続方式は、受信したデータを少容量のバッファメモリ
に一時蓄積しクロックの乗り換え後送出するように、バ
ス間に配設するインタフェイスユニットが構成されてい
るので、例えば高速のデータ転送バスであるパケットバ
スから低速のプロセッサバスへ転送する場合、高速転送
バスから受信するデータでバッファメモリはすぐに満杯
になり、プロセッサバスを介して主メモリへ逐次書き込
み、バッファメモリがすべて空きになるまで、高速転送
バスのデータ転送が一時停止する。 【００１１】従って、転送能力の低いプロセッサバスの
影響で、他方の転送能力の高いバスの能力を損なうとい
う問題点があった。 【００１２】本発明の目的は、二つのバスそれぞれに接
続するバス接続部の間に二重化ポートメモリを追加のバ
ッファメモリとして設けることにより、上記問題点を解
決するバス間接続方式を提供することにある。 【００１３】 【課題を解決するための手段】本発明によるバス間接続
方式は、二つのバス間でデータを転送するバス間接続方
式において、それぞれのバスに直結し、バス上のデータ
を取り込んで相手方へ送出する一方、相手方から取り込
んだデータを直結するバスへ送信すると共に、相互を制
御バスが接続して制御する二つのバス接続部と、前記制
御バスを接続し、二重化ポートが複数段の待ち行列形式
をなし、前記バス接続部の一方から入力したデータを一
時書き込んだのち他方へ出力する二重化ポートメモリと
を有し、前記バス接続部がバス上から取り込んで書き込
む前記二重化ポートメモリがすべて書き込み済みの場
合、受信するバスへデータの転送停止指示を送信する一
方、バス上へ送信するデータを取り出す二重化ポートメ
モリに書き込みがあったとき書き込み終了と同時に読み
出してバス上へ送信する。 【００１４】 【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。 【００１５】図１で示すバスインタフェイスユニット１
０はパケットバス４０と、プロセッサ２０および主メモ
リ３０を接続するプロセッサバス５０との間に配設さ
れ、この構成は従来と同様である。バスインタフェイス
ユニット１０はパケットバス接続部１１とプロセッサバ
ス接続部１２とのほかに二つの二重化ポートメモリ１
３，１４を有する。 【００１６】制御バス１５はパケットバス接続部１１お
よびプロセッサバス接続部１２を相互接続するほか、二
重化ポートメモリ１３・１４にも接続して制御信号を転
送する。 【００１７】パケットバス４０から受信するデータは、
パケットバス接続部１１からデータバス１６，二重化ポ
ートメモリ１３，データバス１７を順次介してプロセッ
サバス接続部１２に転送され、プロセッサバス接続部１
２がプロセッサバス５０を介して主メモリ３０に書き込
む。 【００１８】プロセッサバス５０上の転送データは、プ
ロセッサバス接続部１２が受信して、データバス１８，
二重化ポートメモリ１４，データバス１９を順次介して
パケットバス接続部１１に転送され、パケットバス接続
部１１がパケットバス４０へ送信する。 【００１９】次に、図１を参照して本実施例の動作を説
明する。 【００２０】先ず、プロセッサ２０がプロセッサバス５
０からパケットバス４０への転送要求をバスインタフェ
イスユニット１０に対して出すと、プロセッサバス接続
部１２がその命令を受け取る。 【００２１】プロセッサバス接続部１２は、主メモリ３
０の指定されたアドレスから必要なデータをバスインタ
フェイスユニット１０内の二重化ポートメモリ１４に読
み込み、それが済むとパケットバス接続部１１に対して
パケットバス４０への転送要求を出す。 【００２２】反対にパケットバス４０からプロセッサバ
ス５０への転送要求が生じた場合は、パケットバス接続
部１１が、バスインタフェイスユニット１０内の二重化
ポートメモリ１３に一旦データを書き込む。それと同時
に、プロセッサバス接続部１２は、二重化ポートメモリ
１３からデータを読みだし、主メモリ３０に書き込みを
行う。 【００２３】二重化ポートメモリ１３・１４は複数段の
待ち行列形式をなし、例えば２０パケット分の記憶容量
をもつ。従って、高速データ転送バスのパケットバス４
０からパケットバス接続部１１のバッファメモリが受信
蓄積したデータはデータバス１６を介して直ちに二重化
ポートメモリ１３に転送でき、パケットバス４０に対す
るデータ転送の停止動作を殆んどなくすことができる。 【００２４】図１に示す低速のプロセッサバス５０から
高速転送のパケットバス４０への転送データはパケット
バス接続部１１のバッファメモリがパケット組立用とし
てあるので、一時記憶には十分な容量であり、二重化ポ
ートメモリは削除してよい。 【００２５】 【発明の効果】以上説明したように本発明は、二つのバ
スの間でデータを転送するバスインタフェイスユニット
がバスに接続してデータを送受信するバス接続部の間に
二重化ポートメモリを配設することにより、高速バスか
ら低速バスへデータを転送する場合でも、受信側の高速
バスへデータ転送の停止を指示することを殆んどなく
し、バスの有効利用ができる効果がある。
を転送するバス間接続方式に関する。 【０００２】 【従来の技術】従来、この種のバス間接続方式は、バス
の間にバスインタフェイスユニットを設け、このバスイ
ンタフェイスユニットが有するバッファメモリが空きに
なるまで、受信側のバスのデータ転送を一時停止してい
た。 【０００３】これについて、図２を参照して説明する。
図２は、従来の本方式の一例を示すブロック図である。 【０００４】図２が示すように、高速のデータ転送バス
であるパケットバス４０と、プロセッサ２０および主メ
モリ３０を接続して機能処理するシステムを構築するプ
ロセッサバス５０との間に、バスインタフェイスユニッ
ト６０が配設される。 【０００５】バスインタフェイスユニット６０は、パケ
ットバス４０に接続するパケットバス接続部６１および
プロセッサバス５０に接続するプロセッサバス接続部６
２を有する。 【０００６】パケットバス接続部６１は高速のデータ転
送をするパケットバス４０から受信したパケット形式の
データを分解して一時記憶する一方、パケットバス４０
へ送信する送信データをデータバス６３を介して受信し
パケットに組み立てたのち、パケットバス４０へ順次送
信する。 【０００７】プロセッサバス接続部６２はパケットバス
接続部６１と制御バス６４で接続し制御信号を授受し、
パケットバス接続部６１がパケットバス４０から受信し
一時記憶したデータをデータバス６５を介して取り出し
プロセッサバス５０を介して主メモリ３０へ書き込む一
方、プロセッサバス５０から受信するデータをデータバ
ス６３を介してパケットバス接続部６１へ転送する。 【０００８】パケットバス接続部６１が内蔵するバッフ
ァメモリはせいぜい４パケット分の容量で、送信側のバ
スのクロックに同期させる乗り換え用メモリである。 【０００９】このバッファメモリが記憶データを持つと
き、この記憶データがすべて転送されるまで、データの
受信は停止される。 【００１０】 【発明が解決しようとする課題】上述した従来のバス間
接続方式は、受信したデータを少容量のバッファメモリ
に一時蓄積しクロックの乗り換え後送出するように、バ
ス間に配設するインタフェイスユニットが構成されてい
るので、例えば高速のデータ転送バスであるパケットバ
スから低速のプロセッサバスへ転送する場合、高速転送
バスから受信するデータでバッファメモリはすぐに満杯
になり、プロセッサバスを介して主メモリへ逐次書き込
み、バッファメモリがすべて空きになるまで、高速転送
バスのデータ転送が一時停止する。 【００１１】従って、転送能力の低いプロセッサバスの
影響で、他方の転送能力の高いバスの能力を損なうとい
う問題点があった。 【００１２】本発明の目的は、二つのバスそれぞれに接
続するバス接続部の間に二重化ポートメモリを追加のバ
ッファメモリとして設けることにより、上記問題点を解
決するバス間接続方式を提供することにある。 【００１３】 【課題を解決するための手段】本発明によるバス間接続
方式は、二つのバス間でデータを転送するバス間接続方
式において、それぞれのバスに直結し、バス上のデータ
を取り込んで相手方へ送出する一方、相手方から取り込
んだデータを直結するバスへ送信すると共に、相互を制
御バスが接続して制御する二つのバス接続部と、前記制
御バスを接続し、二重化ポートが複数段の待ち行列形式
をなし、前記バス接続部の一方から入力したデータを一
時書き込んだのち他方へ出力する二重化ポートメモリと
を有し、前記バス接続部がバス上から取り込んで書き込
む前記二重化ポートメモリがすべて書き込み済みの場
合、受信するバスへデータの転送停止指示を送信する一
方、バス上へ送信するデータを取り出す二重化ポートメ
モリに書き込みがあったとき書き込み終了と同時に読み
出してバス上へ送信する。 【００１４】 【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。 【００１５】図１で示すバスインタフェイスユニット１
０はパケットバス４０と、プロセッサ２０および主メモ
リ３０を接続するプロセッサバス５０との間に配設さ
れ、この構成は従来と同様である。バスインタフェイス
ユニット１０はパケットバス接続部１１とプロセッサバ
ス接続部１２とのほかに二つの二重化ポートメモリ１
３，１４を有する。 【００１６】制御バス１５はパケットバス接続部１１お
よびプロセッサバス接続部１２を相互接続するほか、二
重化ポートメモリ１３・１４にも接続して制御信号を転
送する。 【００１７】パケットバス４０から受信するデータは、
パケットバス接続部１１からデータバス１６，二重化ポ
ートメモリ１３，データバス１７を順次介してプロセッ
サバス接続部１２に転送され、プロセッサバス接続部１
２がプロセッサバス５０を介して主メモリ３０に書き込
む。 【００１８】プロセッサバス５０上の転送データは、プ
ロセッサバス接続部１２が受信して、データバス１８，
二重化ポートメモリ１４，データバス１９を順次介して
パケットバス接続部１１に転送され、パケットバス接続
部１１がパケットバス４０へ送信する。 【００１９】次に、図１を参照して本実施例の動作を説
明する。 【００２０】先ず、プロセッサ２０がプロセッサバス５
０からパケットバス４０への転送要求をバスインタフェ
イスユニット１０に対して出すと、プロセッサバス接続
部１２がその命令を受け取る。 【００２１】プロセッサバス接続部１２は、主メモリ３
０の指定されたアドレスから必要なデータをバスインタ
フェイスユニット１０内の二重化ポートメモリ１４に読
み込み、それが済むとパケットバス接続部１１に対して
パケットバス４０への転送要求を出す。 【００２２】反対にパケットバス４０からプロセッサバ
ス５０への転送要求が生じた場合は、パケットバス接続
部１１が、バスインタフェイスユニット１０内の二重化
ポートメモリ１３に一旦データを書き込む。それと同時
に、プロセッサバス接続部１２は、二重化ポートメモリ
１３からデータを読みだし、主メモリ３０に書き込みを
行う。 【００２３】二重化ポートメモリ１３・１４は複数段の
待ち行列形式をなし、例えば２０パケット分の記憶容量
をもつ。従って、高速データ転送バスのパケットバス４
０からパケットバス接続部１１のバッファメモリが受信
蓄積したデータはデータバス１６を介して直ちに二重化
ポートメモリ１３に転送でき、パケットバス４０に対す
るデータ転送の停止動作を殆んどなくすことができる。 【００２４】図１に示す低速のプロセッサバス５０から
高速転送のパケットバス４０への転送データはパケット
バス接続部１１のバッファメモリがパケット組立用とし
てあるので、一時記憶には十分な容量であり、二重化ポ
ートメモリは削除してよい。 【００２５】 【発明の効果】以上説明したように本発明は、二つのバ
スの間でデータを転送するバスインタフェイスユニット
がバスに接続してデータを送受信するバス接続部の間に
二重化ポートメモリを配設することにより、高速バスか
ら低速バスへデータを転送する場合でも、受信側の高速
バスへデータ転送の停止を指示することを殆んどなく
し、バスの有効利用ができる効果がある。
【図面の簡単な説明】
【図１】本発明のバス間接続方式の一実施例を示すブロ
ック図である。 【図２】従来の一例を示すブロック図である。 【符号の説明】 １０ バスインタフェイスユニット １１，１２ バス接続部 １３，１４ 二重化ポートメモリ １５ 制御バス １６，１７，１８，１９ データバス
ック図である。 【図２】従来の一例を示すブロック図である。 【符号の説明】 １０ バスインタフェイスユニット １１，１２ バス接続部 １３，１４ 二重化ポートメモリ １５ 制御バス １６，１７，１８，１９ データバス
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 第１のバスと、前記第1のバスより低速
な第２のバスとの間でデータを転送するバス間接続方式
において、 それぞれのバスに直結し、バス上のデータを取り込んで
相手方へ送出する一方、相手方から取り込んだデータを
直結するバスへ送信すると共に、相互を制御バスが接続
して制御する二つのバス接続部と、 前記制御バスを接続し、二重化ポートが複数段の待ち行
列形式をなし、前記バス接続部の内の前記第１のバス側
から入力したデータを一時書き込んだのち、前記第２の
バス側へ出力する二重化ポートメモリとを有し、 前記バス接続部がバス上から取り込んで書き込む前記二
重化ポートメモリがすべて書き込み済みの場合、受信す
るバスへデータの転送転送指示を送信する一方、バス上
へ送信するデータを取り出す二重化ポートメモリに書き
込みがあったとき書き込み終了と同時に読み出してバス
上へ送信することを特徴とするバス間接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05531091A JP3458383B2 (ja) | 1991-03-20 | 1991-03-20 | バス間接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05531091A JP3458383B2 (ja) | 1991-03-20 | 1991-03-20 | バス間接続方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291439A JPH04291439A (ja) | 1992-10-15 |
| JP3458383B2 true JP3458383B2 (ja) | 2003-10-20 |
Family
ID=12994993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05531091A Expired - Lifetime JP3458383B2 (ja) | 1991-03-20 | 1991-03-20 | バス間接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458383B2 (ja) |
-
1991
- 1991-03-20 JP JP05531091A patent/JP3458383B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04291439A (ja) | 1992-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021029 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030708 |
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