JP2522412B2 - プログラマブルコントロ―ラと入出力装置の間の通信方法 - Google Patents
プログラマブルコントロ―ラと入出力装置の間の通信方法Info
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- JP2522412B2 JP2522412B2 JP1266532A JP26653289A JP2522412B2 JP 2522412 B2 JP2522412 B2 JP 2522412B2 JP 1266532 A JP1266532 A JP 1266532A JP 26653289 A JP26653289 A JP 26653289A JP 2522412 B2 JP2522412 B2 JP 2522412B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラマブルコントローラと入出力装置と
の間の通信方法に関し、詳しくは、プログラマブルコン
トローラと入出力装置とが情報転送メモリに同時アクセ
スが可能な通信方法に関する。
の間の通信方法に関し、詳しくは、プログラマブルコン
トローラと入出力装置とが情報転送メモリに同時アクセ
スが可能な通信方法に関する。
従来のプログラマブルコントローラと入出力装置との
間の接続構成を第５図に示す。第５図において、入出力
装置20は制御対象機器から入力した情報をプログラマブ
ルコントローラ10の取扱う信号形態に変換し、情報転送
用メモリ22に書き込む処理と、プログラマブルコントロ
ーラ10により情報転送用メモリ22に書き込まれた情報を
読出し、制御対象機器の取り扱う信号形態に変換して出
力する。情報転送メモリ20に対する情報の書き込みおよ
び読出し（アクセスと称す）はプログラマブルコントロ
ーラ10および入出力装置内に設けられた中央演算処理装
置（CPU）11,21によりそれぞれ実行される。したがっ
て、プログラマブルコントローラ10のCPU11が情報転送
用メモリ22にアクセスするときはCPU21に対してアクセ
ス要求のメッセージ信号を送信し、また、アクセスが終
了したときにアクセス終了のメッセージ信号を送信す
る。一方、入出力装置20のCPU21はこのメッセージ信号
を受信し、プログラマブルコントローラ10のCPU11が情
報転送用メモリ22にアクセスしているときは、情報転送
メモリ22に対するアクセスを停止している。
間の接続構成を第５図に示す。第５図において、入出力
装置20は制御対象機器から入力した情報をプログラマブ
ルコントローラ10の取扱う信号形態に変換し、情報転送
用メモリ22に書き込む処理と、プログラマブルコントロ
ーラ10により情報転送用メモリ22に書き込まれた情報を
読出し、制御対象機器の取り扱う信号形態に変換して出
力する。情報転送メモリ20に対する情報の書き込みおよ
び読出し（アクセスと称す）はプログラマブルコントロ
ーラ10および入出力装置内に設けられた中央演算処理装
置（CPU）11,21によりそれぞれ実行される。したがっ
て、プログラマブルコントローラ10のCPU11が情報転送
用メモリ22にアクセスするときはCPU21に対してアクセ
ス要求のメッセージ信号を送信し、また、アクセスが終
了したときにアクセス終了のメッセージ信号を送信す
る。一方、入出力装置20のCPU21はこのメッセージ信号
を受信し、プログラマブルコントローラ10のCPU11が情
報転送用メモリ22にアクセスしているときは、情報転送
メモリ22に対するアクセスを停止している。
しかしながら、上述のプログラマブルコントローラと
入出力装置との間の通信方法では、たとえばプログラマ
ブルコントローラ10から情報転送用メモリ22に全ての情
報の書き込みを終了しないと、入出力装置20側では読み
出しができないことになり、入出力装置の通信処理の高
速化のための大きな障害となっていた。
入出力装置との間の通信方法では、たとえばプログラマ
ブルコントローラ10から情報転送用メモリ22に全ての情
報の書き込みを終了しないと、入出力装置20側では読み
出しができないことになり、入出力装置の通信処理の高
速化のための大きな障害となっていた。
そこで、本発明の目的は上述の点に鑑みてプログラマ
ブルコントローラと入出力装置の情報転送用メモリに対
する同時アクセスを可能とすると共に、混信を避けるこ
とができるプログラマブルコントローラと入出力装置と
の間の通信方法を提供することにある。
ブルコントローラと入出力装置の情報転送用メモリに対
する同時アクセスを可能とすると共に、混信を避けるこ
とができるプログラマブルコントローラと入出力装置と
の間の通信方法を提供することにある。
このような目的を達成するため本発明は、シーケンス
プログラムを実行する中央演算処理装置を備えたプログ
ラマブルコントローラと、当該プログラマブルコントロ
ーラから出力される出力情報を制御対象機器に転送制御
する中央演算処理装置を備えた入出力装置との間に前記
プログラマブルコントローラおよび入出力装置により同
時にアクセス可能な情報転送用メモリを設け、当該情報
転送用メモリの前記出力情報の格納領域を複数に分割
し、前記プログラマブルコントローラは当該分割した格
納領域に前記出力情報を書き込む前に当該格納領域に書
き込みを行う旨のアクセス情報を前記情報転送用メモリ
の特定領域に書き込み、前記出力情報の書き込みが終了
したときは当該書き込みの終了した格納領域を示すアク
セス情報を前記特定領域に書き込み、前記入出力装置
は、前記特定領域のアクセス情報を読出し、当該読出し
たアクセス情報に基づき、書き込みが終了した格納領域
を検出し、当該検出した格納領域の出力情報を読出し、
前記出力情報の読出しが終了したときは当該読出しの終
了した格納領域を示すアクセス情報を前記特定領域に書
き込み、前記プログラマブルコントローラは当該アクセ
ス情報に基づき、読出しの終了した格納領域に新たな出
力情報を書き込むことを特徴とする。
プログラムを実行する中央演算処理装置を備えたプログ
ラマブルコントローラと、当該プログラマブルコントロ
ーラから出力される出力情報を制御対象機器に転送制御
する中央演算処理装置を備えた入出力装置との間に前記
プログラマブルコントローラおよび入出力装置により同
時にアクセス可能な情報転送用メモリを設け、当該情報
転送用メモリの前記出力情報の格納領域を複数に分割
し、前記プログラマブルコントローラは当該分割した格
納領域に前記出力情報を書き込む前に当該格納領域に書
き込みを行う旨のアクセス情報を前記情報転送用メモリ
の特定領域に書き込み、前記出力情報の書き込みが終了
したときは当該書き込みの終了した格納領域を示すアク
セス情報を前記特定領域に書き込み、前記入出力装置
は、前記特定領域のアクセス情報を読出し、当該読出し
たアクセス情報に基づき、書き込みが終了した格納領域
を検出し、当該検出した格納領域の出力情報を読出し、
前記出力情報の読出しが終了したときは当該読出しの終
了した格納領域を示すアクセス情報を前記特定領域に書
き込み、前記プログラマブルコントローラは当該アクセ
ス情報に基づき、読出しの終了した格納領域に新たな出
力情報を書き込むことを特徴とする。
また、本発明は、シーケンスプログラムを実行する中
央演算処理装置を備えたプログラマブルコントローラ
と、制御対象機器から入力される入力情報を前記プログ
ラマブルコントローラに転送制御する中央演算処理装置
を備えた入出力装置との間に前記プログラマブルコント
ローラおよび入出力装置により同時にアクセス可能な情
報転送用メモリを設け、当該情報転送用メモリの前記入
力情報の格納領域を複数に分割し、前記入出力装置は当
該分割した格納領域に前記入力情報を書き込む前に当該
格納領域に書き込みを行う旨のアクセス情報を前記情報
転送用メモリの特定領域に書き込み、前記入力情報の書
き込みが終了したときは当該書き込みの終了した格納領
域を示すアクセス情報を前記特定領域に書き込み、前記
プログラマブルコントローラは、前記特定領域のアクセ
ス情報を読出し、当該読出したアクセス情報に基づき、
書き込みが終了した格納領域を検出し、当該検出した格
納領域の入力情報を読出し、前記入力情報の読出しが終
了したときは当該読出しの終了した格納領域を示すアク
セス情報を前記特定領域に書き込み、前記入出力装置は
当該アクセス情報に基づき、読出しの終了した格納領域
に新たな入力情報を書き込むことを特徴とする。
央演算処理装置を備えたプログラマブルコントローラ
と、制御対象機器から入力される入力情報を前記プログ
ラマブルコントローラに転送制御する中央演算処理装置
を備えた入出力装置との間に前記プログラマブルコント
ローラおよび入出力装置により同時にアクセス可能な情
報転送用メモリを設け、当該情報転送用メモリの前記入
力情報の格納領域を複数に分割し、前記入出力装置は当
該分割した格納領域に前記入力情報を書き込む前に当該
格納領域に書き込みを行う旨のアクセス情報を前記情報
転送用メモリの特定領域に書き込み、前記入力情報の書
き込みが終了したときは当該書き込みの終了した格納領
域を示すアクセス情報を前記特定領域に書き込み、前記
プログラマブルコントローラは、前記特定領域のアクセ
ス情報を読出し、当該読出したアクセス情報に基づき、
書き込みが終了した格納領域を検出し、当該検出した格
納領域の入力情報を読出し、前記入力情報の読出しが終
了したときは当該読出しの終了した格納領域を示すアク
セス情報を前記特定領域に書き込み、前記入出力装置は
当該アクセス情報に基づき、読出しの終了した格納領域
に新たな入力情報を書き込むことを特徴とする。
本発明では分割された格納領域を有する情報転送用メ
モリに設けた特定領域に各格納領域に対するアクセス
（読出し／書き込み）の可否ならびに書き込みの終了の
有無を示すアクセス情報を格納しておくことにより、同
一の格納領域に対するプログラマブルコントローラおよ
び入出力装置の同時アクセスを避ける。また、上記アク
セス情報により書き込みの終了した格納領域から入出力
情報の読出しを行う。この結果、アクセス領域を異らせ
て書き込み処理および読出し処理が並行に行なわれ、通
信処理時間の短縮化が達成される。また、入出力情報の
書き込みの際にも前回の入出力情報の読出しが終了した
ことをアクセス情報により確認するので正しい通信処理
が行なわれる。
モリに設けた特定領域に各格納領域に対するアクセス
（読出し／書き込み）の可否ならびに書き込みの終了の
有無を示すアクセス情報を格納しておくことにより、同
一の格納領域に対するプログラマブルコントローラおよ
び入出力装置の同時アクセスを避ける。また、上記アク
セス情報により書き込みの終了した格納領域から入出力
情報の読出しを行う。この結果、アクセス領域を異らせ
て書き込み処理および読出し処理が並行に行なわれ、通
信処理時間の短縮化が達成される。また、入出力情報の
書き込みの際にも前回の入出力情報の読出しが終了した
ことをアクセス情報により確認するので正しい通信処理
が行なわれる。
以下図面を参照して本発明の実施例を詳細に説明す
る。
る。
本実施例におけるプログラマブルコントローラと入出
力装置の回路構成は第５図に示す従来例とほぼ同様の構
成とすることができるので、相違点についてのみ説明す
ることにする。
力装置の回路構成は第５図に示す従来例とほぼ同様の構
成とすることができるので、相違点についてのみ説明す
ることにする。
第１図は本発明実施例における情報転送用メモリ22の
出力メモリの（第５図参照）のアドレス構成を示す。
出力メモリの（第５図参照）のアドレス構成を示す。
第１図において、出力メモリの転送情報記憶領域は第
１〜第３領域22−１〜22−３に分割されている。さら
に、アクセスしているプロセッサやアクセス状態を示す
アクセス情報を格納する領域22−５が設けられている。
入力メモリも同様の構成となっている。
１〜第３領域22−１〜22−３に分割されている。さら
に、アクセスしているプロセッサやアクセス状態を示す
アクセス情報を格納する領域22−５が設けられている。
入力メモリも同様の構成となっている。
第２図は第１図に示すアクセス情報領域22−５に格納
する情報およびその格納アドレスを示す。
する情報およびその格納アドレスを示す。
第２図において、アドレス情報は実行プロセッサコー
ド，アクセス有無情報32および書き込みフラグ情報33か
ら構成されている。実行プロセッサコード31は現在アク
セスを実行しているプロセッサを示す。アクセス有無情
報32はアクセスしているか否かを示す。なお実行プロセ
ッサコードにアクセス無しを示すコードを追加すれば、
このコードは特に必要はない。書き込みフラグ情報33な
プログラマブルコントローラ10による書き込み処理が終
了しているか又は入出力装置20の読出し終了しているか
のいずれかの状態を示す。このようなアドレス情報を格
納する領域が分割された第１〜第３領域34〜36に対応さ
せて設けられている。
ド，アクセス有無情報32および書き込みフラグ情報33か
ら構成されている。実行プロセッサコード31は現在アク
セスを実行しているプロセッサを示す。アクセス有無情
報32はアクセスしているか否かを示す。なお実行プロセ
ッサコードにアクセス無しを示すコードを追加すれば、
このコードは特に必要はない。書き込みフラグ情報33な
プログラマブルコントローラ10による書き込み処理が終
了しているか又は入出力装置20の読出し終了しているか
のいずれかの状態を示す。このようなアドレス情報を格
納する領域が分割された第１〜第３領域34〜36に対応さ
せて設けられている。
次に、プログラマブルコントローラ10および入出力装
置20による出力情報の受け渡し手順を第３図および第４
図のフローチャートを参照して説明する。
置20による出力情報の受け渡し手順を第３図および第４
図のフローチャートを参照して説明する。
第３図はプログラマブルコントローラ10のCPU11が実
行する出力情報の書き込み処理手順を示す。
行する出力情報の書き込み処理手順を示す。
第４図は入出力装置20のCPU21が実行する出力情報の
読出し処理手順を示す。
読出し処理手順を示す。
なお、情報転送用メモリ22の出力メモリは初期状態に
あるものとする。
あるものとする。
第３図において、プログラマブルコントローラ10のCP
U11は第１領域22−１のアクセス情報をアクセス情報領
域22−５から読出す（ステップS1）。このアクセス情報
により入出力装置20のCPU21が第１領域22−１の読出し
を終了していることおよびアクセスしていないことを確
認すると、プログラマブルコントローラ10のCPU11が第
１領域にアクセスしていることを示す情報をアクセス情
報領域22−５に書き込む（ステップS2→S3）。
U11は第１領域22−１のアクセス情報をアクセス情報領
域22−５から読出す（ステップS1）。このアクセス情報
により入出力装置20のCPU21が第１領域22−１の読出し
を終了していることおよびアクセスしていないことを確
認すると、プログラマブルコントローラ10のCPU11が第
１領域にアクセスしていることを示す情報をアクセス情
報領域22−５に書き込む（ステップS2→S3）。
続いて、プログラマブルコントローラ10のCPU11は出
力情報を第１領域22−１に書き込む（ステップS4）。
力情報を第１領域22−１に書き込む（ステップS4）。
第１領域22−１への書き込みを終了すると、アクセス
情報領域22−５の第１領域22−１の書き込み終了フラグ
をオン（ビット“1"）に設定し、本制御手順を終了す
る。以上、上述の手順を繰り返し実行して第２領域22−
2,第３領域22−３へ出力情報を書き込む。
情報領域22−５の第１領域22−１の書き込み終了フラグ
をオン（ビット“1"）に設定し、本制御手順を終了す
る。以上、上述の手順を繰り返し実行して第２領域22−
2,第３領域22−３へ出力情報を書き込む。
一方、入出力装置20のCPU21では第４図の制御手順を
繰り返し実行する。すなわち、第４図において、プログ
ラマブルコントローラ10のCPU11が第１領域22−１に書
き込みを行っているときにはその旨のアドレス情報が設
定されている。また、第２領域22−2,第３領域22−３の
書き込みが終了していないこともアドレス情報が示して
いるので入出力装置20のCPU21はステップS11→S12の処
理手順を繰り返し実行しながら、書き込み終了となる領
域が発生するのを待つ。
繰り返し実行する。すなわち、第４図において、プログ
ラマブルコントローラ10のCPU11が第１領域22−１に書
き込みを行っているときにはその旨のアドレス情報が設
定されている。また、第２領域22−2,第３領域22−３の
書き込みが終了していないこともアドレス情報が示して
いるので入出力装置20のCPU21はステップS11→S12の処
理手順を繰り返し実行しながら、書き込み終了となる領
域が発生するのを待つ。
アドレス情報により、第１領域22−１が書き込み終了
となったことを検出すると（ステップS12）、入出力装
置20のCPU21が第１領域22−１にアクセス中であること
を示す情報をアクセス情報領域22−５に書き込む（ステ
ップS13）。続いて、第１領域22−１から出力情報を読
み出し、制御対象機器に読出した出力情報を出力する
（ステップS14）。
となったことを検出すると（ステップS12）、入出力装
置20のCPU21が第１領域22−１にアクセス中であること
を示す情報をアクセス情報領域22−５に書き込む（ステ
ップS13）。続いて、第１領域22−１から出力情報を読
み出し、制御対象機器に読出した出力情報を出力する
（ステップS14）。
第１領域22−１の出力情報の読出しが終了すると、ア
ドレス情報を初期設定し、プログラマブルコントローラ
10のCPU11の書き込み処理を可能とする（ステップS15→
S16）。入出力装置20のCPU21は上述の手順を繰り返し実
行することにより、第２領域22−2,第３領域22−３の出
力情報を読出す。
ドレス情報を初期設定し、プログラマブルコントローラ
10のCPU11の書き込み処理を可能とする（ステップS15→
S16）。入出力装置20のCPU21は上述の手順を繰り返し実
行することにより、第２領域22−2,第３領域22−３の出
力情報を読出す。
以上、説明したように、本実施例ではプログラマブル
コントローラ10のCPU11が出力情報の書き込み処理を行
っていても入出力装置20のCPU21が書き込み処理の終了
した情報を並行して読出すことができる。このため、従
来ではプログラマブルコントローラ側による全ての出力
情報の書き込みが終了するまでは入出力装置側では読出
し処理ができなかったことに比べると入出力装置の情報
転送処理が高速化されることは明らかである。
コントローラ10のCPU11が出力情報の書き込み処理を行
っていても入出力装置20のCPU21が書き込み処理の終了
した情報を並行して読出すことができる。このため、従
来ではプログラマブルコントローラ側による全ての出力
情報の書き込みが終了するまでは入出力装置側では読出
し処理ができなかったことに比べると入出力装置の情報
転送処理が高速化されることは明らかである。
なお、本実施例において、２つのCPUに11,21により情
報転送用メモリ22に同時アクセスするための回路につい
て言及しなかったが、情報転送用メモリにデュアルポー
トメモリと呼ばれる２つのCPUからの同時アクセス可能
なメモリを用いればよく、メモリに対する２つのCPUの
アクセス処理自体は周知であるので詳細な説明を省略し
た。
報転送用メモリ22に同時アクセスするための回路につい
て言及しなかったが、情報転送用メモリにデュアルポー
トメモリと呼ばれる２つのCPUからの同時アクセス可能
なメモリを用いればよく、メモリに対する２つのCPUの
アクセス処理自体は周知であるので詳細な説明を省略し
た。
また、本実施例において、出力情報をプログラマブル
コントローラ10から入出力装置20へ送信する例を示した
が、入出力装置20からプログラマブルコントローラ10へ
入力情報を送信する場合は本例の逆の処理手順を実行す
ればよい。
コントローラ10から入出力装置20へ送信する例を示した
が、入出力装置20からプログラマブルコントローラ10へ
入力情報を送信する場合は本例の逆の処理手順を実行す
ればよい。
さらに、本実施例では情報転送用メモリ22を入出力装
置20側に設置する例を示したが、プログラマブルコント
ローラ10内やプログラマブルコントローラ10と入出力装
置20の間に設けてもよいことは言うまでもない。加え
て、本実施例では第１領域から順に書き込み処理を行
い，第１領域から順に読出し処理を行う例を示したが、
書き込み処理読出し処理順が不規則でも良い。したがっ
て本実施例の通信方法では入出力装置20の出力情報の読
出し順を制御対象機器への送信順に合わせて任意に可変
設定することも可能となる。この場合、予めプログラマ
ブルコントローラ10から入出力装置20へ読出し順を指示
入力し、この読出し順に従ってCPU21により読出し処理
を行うことになる。
置20側に設置する例を示したが、プログラマブルコント
ローラ10内やプログラマブルコントローラ10と入出力装
置20の間に設けてもよいことは言うまでもない。加え
て、本実施例では第１領域から順に書き込み処理を行
い，第１領域から順に読出し処理を行う例を示したが、
書き込み処理読出し処理順が不規則でも良い。したがっ
て本実施例の通信方法では入出力装置20の出力情報の読
出し順を制御対象機器への送信順に合わせて任意に可変
設定することも可能となる。この場合、予めプログラマ
ブルコントローラ10から入出力装置20へ読出し順を指示
入力し、この読出し順に従ってCPU21により読出し処理
を行うことになる。
また本実施例では１つのメモリを複数の領域に分割す
る例を示しているが複数のメモリを選択するようにして
もよいことは勿論である。この場合は格納領域をメモリ
と読み換えればよく、また、メモリにデュアルポートメ
モリを用いずバススイッチの切換えによりそれぞれ別個
のメモリにアクセスすることになる。
る例を示しているが複数のメモリを選択するようにして
もよいことは勿論である。この場合は格納領域をメモリ
と読み換えればよく、また、メモリにデュアルポートメ
モリを用いずバススイッチの切換えによりそれぞれ別個
のメモリにアクセスすることになる。
以上、説明したように本発明によれば、プログラマブ
ルコントローラおよび入出力装置の間で授受する入出力
情報は、情報用転送用メモリに書き込みが終了した後読
出され、かつ、アクセス領域を異らせて書き込み処理と
読出し処理は並行に行なわれる。このため、従来のよう
に書き込み処理と読出し処理を交互に行う場合に比べて
情報の転送時間が大幅に短縮される。さらに入出力情報
を情報転送用メモリに書き込むときにも前の入出力情報
が読出されたことを確認するので、正しい入出力情報を
転送することができ、そして情報転送用メモリへの入出
力情報の書き込みまたは読出しが可能であるかどうか
は、情報転送用メモリの特定領域のアクセス情報に基づ
いて容易に判断できる。
ルコントローラおよび入出力装置の間で授受する入出力
情報は、情報用転送用メモリに書き込みが終了した後読
出され、かつ、アクセス領域を異らせて書き込み処理と
読出し処理は並行に行なわれる。このため、従来のよう
に書き込み処理と読出し処理を交互に行う場合に比べて
情報の転送時間が大幅に短縮される。さらに入出力情報
を情報転送用メモリに書き込むときにも前の入出力情報
が読出されたことを確認するので、正しい入出力情報を
転送することができ、そして情報転送用メモリへの入出
力情報の書き込みまたは読出しが可能であるかどうか
は、情報転送用メモリの特定領域のアクセス情報に基づ
いて容易に判断できる。
第１図は本発明実施例の情報転送用メモリのアドレス構
成を示す説明図、第２図は本発明実施例のアクセス情報
領域のアドレス構成を示す説明図、第３図は本発明実施
例のプログラマブルコントローラが実行する制御手順を
示すフローチャート、第４図は本発明実施例の入出力装
置が実行する制御手順を示すフローチャート、第５図は
従来例のシステム構成を示すブロック図である。 10:プログラマブルコントローラ、11,21:CPU、 20:入出力装置。
成を示す説明図、第２図は本発明実施例のアクセス情報
領域のアドレス構成を示す説明図、第３図は本発明実施
例のプログラマブルコントローラが実行する制御手順を
示すフローチャート、第４図は本発明実施例の入出力装
置が実行する制御手順を示すフローチャート、第５図は
従来例のシステム構成を示すブロック図である。 10:プログラマブルコントローラ、11,21:CPU、 20:入出力装置。
Claims (2)
- 【請求項１】シーケンスプログラムを実行する中央演算
処理装置を備えたプログラマブルコントローラと、当該
プログラマブルコントローラから出力される出力情報を
制御対象機器に転送制御する中央演算処理装置を備えた
入出力装置との間に前記プログラマブルコントローラお
よび入出力装置により同時にアクセス可能な情報転送用
メモリを設け、当該情報転送用メモリの前記出力情報の
格納領域を複数に分割し、前記プログラマブルコントロ
ーラは当該分割した格納領域に前記出力情報を書き込む
前に当該格納領域に書き込みを行う旨のアクセス情報を
前記情報転送用メモリの特定領域に書き込み、前記出力
情報の書き込みが終了したときは当該書き込みの終了し
た格納領域を示すアクセス情報を前記特定領域に書き込
み、前記入出力装置は、前記特定領域のアクセス情報を
読出し、当該読出したアクセス情報に基づき、書き込み
が終了した格納領域を検出し、当該検出した格納領域の
出力情報を読出し、前記出力情報の読出しが終了したと
きは当該読出しの終了した格納領域を示すアクセス情報
を前記特定領域に書き込み、前記プログラマブルコント
ローラは当該アクセス情報に基づき、読出しの終了した
格納領域に新たな出力情報を書き込むことを特徴とする
プログラマブルコントローラと入出力装置の間の通信方
法。 - 【請求項２】シーケンスプログラムを実行する中央演算
処理装置を備えたプログラマブルコントローラと、制御
対象機器から入力される入力情報を前記プログラマブル
コントローラに転送制御する中央演算処理装置を備えた
入出力装置との間に前記プログラマブルコントローラお
よび入出力装置により同時にアクセス可能な情報転送用
メモリを設け、当該情報転送用メモリの前記入力情報の
格納領域を複数に分割し、前記入出力装置は当該分割し
た格納領域に前記入力情報を書き込む前に当該格納領域
に書き込みを行う旨のアクセス情報を前記情報転送用メ
モリの特定領域に書き込み、前記入力情報の書き込みが
終了したときは当該書き込みの終了した格納領域を示す
アクセス情報を前記特定領域に書き込み、前記プログラ
マブルコントローラは、前記特定領域のアクセス情報を
読出し、当該読出したアクセス情報に基づき、書き込み
が終了した格納領域を検出し、当該検出した格納領域の
入力情報を読出し、前記入力情報の読出しが終了したと
きは当該読出しの終了した格納領域を示すアクセス情報
を前記特定領域に書き込み、前記入出力装置は当該アク
セス情報に基づき、読出しの終了した格納領域に新たな
入力情報を書き込むことを特徴とするプログラマブルコ
ントローラと入出力装置の間の通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266532A JP2522412B2 (ja) | 1989-10-13 | 1989-10-13 | プログラマブルコントロ―ラと入出力装置の間の通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266532A JP2522412B2 (ja) | 1989-10-13 | 1989-10-13 | プログラマブルコントロ―ラと入出力装置の間の通信方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03127204A JPH03127204A (ja) | 1991-05-30 |
| JP2522412B2 true JP2522412B2 (ja) | 1996-08-07 |
Family
ID=17432187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266532A Expired - Lifetime JP2522412B2 (ja) | 1989-10-13 | 1989-10-13 | プログラマブルコントロ―ラと入出力装置の間の通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2522412B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3232243B2 (ja) * | 1996-06-07 | 2001-11-26 | 株式会社エヌ・ティ・ティ・データ | マルチメディアデータ伝送方法およびシステム |
| JP6988863B2 (ja) | 2019-08-08 | 2022-01-05 | 横河電機株式会社 | プロトコルコンバータ、データ伝送方法、データ伝送プログラム、及び、データ伝送システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59200303A (ja) * | 1983-04-27 | 1984-11-13 | Yokogawa Hokushin Electric Corp | プログラマブル制御装置 |
| JPS63141105A (ja) * | 1986-12-03 | 1988-06-13 | Mitsubishi Electric Corp | プログラマブルコントロ−ラ |
| JPH01169607A (ja) * | 1987-12-25 | 1989-07-04 | Toshiba Corp | プログラマブルコントローラ |
| JPH01284902A (ja) * | 1988-05-12 | 1989-11-16 | Toshiba Corp | プログラマブル・コントローラの伝送制御装置 |
-
1989
- 1989-10-13 JP JP1266532A patent/JP2522412B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03127204A (ja) | 1991-05-30 |
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