JPH0437946A - 通信方式 - Google Patents
通信方式Info
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- JPH0437946A JPH0437946A JP14160490A JP14160490A JPH0437946A JP H0437946 A JPH0437946 A JP H0437946A JP 14160490 A JP14160490 A JP 14160490A JP 14160490 A JP14160490 A JP 14160490A JP H0437946 A JPH0437946 A JP H0437946A
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- cpu
- data
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- 238000004891 communication Methods 0.000 title claims abstract description 29
- 238000000034 method Methods 0.000 claims description 37
- 230000015654 memory Effects 0.000 abstract description 23
- 230000004044 response Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は通信方式に関し、詳しくは複数のプロセッサ間
で各種情報を通信する際の通信方式に関するものである
。
で各種情報を通信する際の通信方式に関するものである
。
[従来の技術]
従来、2つのプロセッサ(CPU)間で各種情報を通信
する際の通信方式として、データバスとアドレスバスと
をそれぞれ独立に有するデュアルポートメモリを使用し
、そのメモリを介して通信を行う通信方式が実用化され
ている。
する際の通信方式として、データバスとアドレスバスと
をそれぞれ独立に有するデュアルポートメモリを使用し
、そのメモリを介して通信を行う通信方式が実用化され
ている。
[発明が解決しようとしている課題]
しかしながら、前記従来例では、それぞれ独立したデー
タバスとアドレスバスを2組しか持っていないため、2
つのCPU間でのメモリを介し7た通信は可能であるが
、それ以上のCPU間では通信ができないという欠点が
あった。
タバスとアドレスバスを2組しか持っていないため、2
つのCPU間でのメモリを介し7た通信は可能であるが
、それ以上のCPU間では通信ができないという欠点が
あった。
また、複数のCPU間での通信を可能とするために、複
数のデュアルポートメモリを使用すると回路構成が複雑
になるという欠点もあった。
数のデュアルポートメモリを使用すると回路構成が複雑
になるという欠点もあった。
本発明は、上記課題を解決するために成されたもので、
簡単な構成により、複数のプロセッサ間で各種情報を通
信可能な通信方式を提供することを目的とする。
簡単な構成により、複数のプロセッサ間で各種情報を通
信可能な通信方式を提供することを目的とする。
[課題を解決するための手段]
上記目的を達成するために、本発明の通信方式は以下の
構成から成る。すなわち、 複数のプロセッサ間で各種情報を通信する際の通信方式
であって、各プロセッサ間で通信される各種情報を記憶
する記憶手段と、該記憶手段に対する各プロセッサのア
クセスを制御する制御手段と、該制御手段での制御に応
じて、前記各種情報の通信を行う通信手段とを有する。
構成から成る。すなわち、 複数のプロセッサ間で各種情報を通信する際の通信方式
であって、各プロセッサ間で通信される各種情報を記憶
する記憶手段と、該記憶手段に対する各プロセッサのア
クセスを制御する制御手段と、該制御手段での制御に応
じて、前記各種情報の通信を行う通信手段とを有する。
[作用]
以上の構成において、複数のプロセッサ間で各種情報を
通信する際に、各種情報を記憶する記憶装置に対する各
プロセッサのアクセスを制御し、その制御に応じて、各
種情報の通信を行う。
通信する際に、各種情報を記憶する記憶装置に対する各
プロセッサのアクセスを制御し、その制御に応じて、各
種情報の通信を行う。
[実施例]
以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。
を詳細に説明する。
〈構成の説明 (第1図)〉
第1図は、本発明に係る通信方式を具現化した装置の構
成を示す概略ブロック図である。
成を示す概略ブロック図である。
同図において、101はマスタCPUであり、後述する
メモリ103を介して各スレーブCPU108.109
と通信を行う。102はセレクタであり、マスタCPU
l0Iから切り換え信号として出力されるセレクト信号
116によりマスタCPU 101からのアドレスバス
115と後述する制御回路104からのアドレスバス1
18とを選択し、RAM103のアドレスバスとして出
力する。103はメモリであり、各スレーブcPU10
8.109へ転送されるデータを記憶する。
メモリ103を介して各スレーブCPU108.109
と通信を行う。102はセレクタであり、マスタCPU
l0Iから切り換え信号として出力されるセレクト信号
116によりマスタCPU 101からのアドレスバス
115と後述する制御回路104からのアドレスバス1
18とを選択し、RAM103のアドレスバスとして出
力する。103はメモリであり、各スレーブcPU10
8.109へ転送されるデータを記憶する。
104は制御回路であり、マスクCPUl0Iと各スレ
ーブCPU108,109がメモリ1o3への書き込み
又は読み出しを行う際のタイミングを制御する。
ーブCPU108,109がメモリ1o3への書き込み
又は読み出しを行う際のタイミングを制御する。
105はセレクタであり、マスタCPU 101からの
セレクト信号116によりマスタCPU101のデータ
バス114と各スレーブCPL1108.109のデー
タバス117とを選択し、メモリ103の゛データバス
と接続する。106はセレクタであり、後述する信号1
27により上述したデータバス117とスレーブCPU
108のROM、RAM (図示せず)等に接続するデ
ータバス119とを選択し、スレーブCPU108のデ
ータバス121と接続する。同様に、107はセレクタ
であり、後述する信号128により上述したデータバス
117とスレーブCPU109のROM、RAM (図
示せず)等に接続するデータバス120とを選択し、ス
レーブCPU109のデータバス122と接続する。
セレクト信号116によりマスタCPU101のデータ
バス114と各スレーブCPL1108.109のデー
タバス117とを選択し、メモリ103の゛データバス
と接続する。106はセレクタであり、後述する信号1
27により上述したデータバス117とスレーブCPU
108のROM、RAM (図示せず)等に接続するデ
ータバス119とを選択し、スレーブCPU108のデ
ータバス121と接続する。同様に、107はセレクタ
であり、後述する信号128により上述したデータバス
117とスレーブCPU109のROM、RAM (図
示せず)等に接続するデータバス120とを選択し、ス
レーブCPU109のデータバス122と接続する。
108.109は共にスレーブCPUであり、マスタC
PU 101とは独立した処理を実行するCPUである
。110,112は共にデコーダであり、メモリ103
をアクセスするアドレスが各アドレスバス123,12
4へ8カされると、デコード信号131,132をLO
Wとして出力する。111,113は共にゲート回路で
あり、デコード信号131,132とRD信号125゜
126によりセレクタ106,107の切り換え信号1
27,128を出力する。
PU 101とは独立した処理を実行するCPUである
。110,112は共にデコーダであり、メモリ103
をアクセスするアドレスが各アドレスバス123,12
4へ8カされると、デコード信号131,132をLO
Wとして出力する。111,113は共にゲート回路で
あり、デコード信号131,132とRD信号125゜
126によりセレクタ106,107の切り換え信号1
27,128を出力する。
133は読み出し終了信号であり、各スレーブCPU1
08,109がメモリ103のデータを読み出し終了時
にHIとなる信号である。134は読み出し開始信号で
あり、各スレーブCPU108.109に対し、データ
の読み比し開始を指示する信号である。そして、終了信
号133と開始信号134とは共に制御回路104から
圧力される副紙信号である。
08,109がメモリ103のデータを読み出し終了時
にHIとなる信号である。134は読み出し開始信号で
あり、各スレーブCPU108.109に対し、データ
の読み比し開始を指示する信号である。そして、終了信
号133と開始信号134とは共に制御回路104から
圧力される副紙信号である。
〈動作の説明 (第1図、第2図)〉
次に、本実施例における動作を第1図と第2図に示すタ
イミングチャートを参照して以下に説明する。
イミングチャートを参照して以下に説明する。
尚、本実施例では、先ずマスタCPUl0Iがメモリ1
03のアドレス4000 (H)にデータ55(H)を
、そしてアドレス4001 (H)にデータAA (H
)をそれぞれ書き込み、その後、各スレーブCPU10
8,109が読み出す場合を例に説明する。
03のアドレス4000 (H)にデータ55(H)を
、そしてアドレス4001 (H)にデータAA (H
)をそれぞれ書き込み、その後、各スレーブCPU10
8,109が読み出す場合を例に説明する。
先ず、上述したマスタCPU 101がセレクト信号1
16をLOWにセットすると、各セレクタ102.10
5はマスターCPU 101側のバス(アドレスバス1
15及びデータバス114)をそれぞれ選択する。そし
て、マスタCPU 101はメモリ103に対し、アド
レス4000 (H)にデータ55(H)を、アドレス
4001 (H)にデータAA (H)をそれぞれ書
き込む。また、この時、制御回路104から出力される
アドレス118はハイインピーダンス(第2図に示す斜
線部分)であり、各スレーブCPU108,109のデ
ータバス117もま′たハイインピーダンスとなってい
る。
16をLOWにセットすると、各セレクタ102.10
5はマスターCPU 101側のバス(アドレスバス1
15及びデータバス114)をそれぞれ選択する。そし
て、マスタCPU 101はメモリ103に対し、アド
レス4000 (H)にデータ55(H)を、アドレス
4001 (H)にデータAA (H)をそれぞれ書
き込む。また、この時、制御回路104から出力される
アドレス118はハイインピーダンス(第2図に示す斜
線部分)であり、各スレーブCPU108,109のデ
ータバス117もま′たハイインピーダンスとなってい
る。
次に、マスタCPLI 101がデータの書き込みを終
了すると、セレクト信号116をHIに変化させ、各セ
レクタ102,105をマスタCPU101側から各ス
レーブCPU108,109側へ切り換える。また、こ
のセレクト信号116により制御回路104では、マス
タCPU 101に対して各スレーブCPU108,1
09が通信を開始することを示す信号133をLOWに
セットする。
了すると、セレクト信号116をHIに変化させ、各セ
レクタ102,105をマスタCPU101側から各ス
レーブCPU108,109側へ切り換える。また、こ
のセレクト信号116により制御回路104では、マス
タCPU 101に対して各スレーブCPU108,1
09が通信を開始することを示す信号133をLOWに
セットする。
また、制御回路104は通信用アドレスの先頭アドレス
4000 (H)をアドレスバス118へ8力した後、
各スレーブCPU108,109へデータの読み出し開
始を示す信号134を出力すると、メモリ103に対し
てデータの読み出しが開始される。ここで、メモリ10
3からセレクタ105を介して各スレーブCPU108
,109側のデータバス117ヘデータ55 (H)が
出力される。次に、各スレーブCP0108,109の
読み出しにより各セレクト信号127,128がLOW
となり、その結果、各セレクタ106゜107を介して
データが読み込まれる。
4000 (H)をアドレスバス118へ8力した後、
各スレーブCPU108,109へデータの読み出し開
始を示す信号134を出力すると、メモリ103に対し
てデータの読み出しが開始される。ここで、メモリ10
3からセレクタ105を介して各スレーブCPU108
,109側のデータバス117ヘデータ55 (H)が
出力される。次に、各スレーブCP0108,109の
読み出しにより各セレクト信号127,128がLOW
となり、その結果、各セレクタ106゜107を介して
データが読み込まれる。
一方、制御回路104では、各スレーブCPU108.
109からの信号127,128によりデータの読み込
みが終了したことを検知すると、続けてデータを通信す
るために、メモリ103のアドレス4001 (H)を
アドレスバス118へ出力する。そして、各スレーブC
PtJ108゜109へ読み出しの開始を示す信号13
4を出力する。その結果、上述した動作と同様に読み出
しが行われ、データAA (H)が読み込まれる。
109からの信号127,128によりデータの読み込
みが終了したことを検知すると、続けてデータを通信す
るために、メモリ103のアドレス4001 (H)を
アドレスバス118へ出力する。そして、各スレーブC
PtJ108゜109へ読み出しの開始を示す信号13
4を出力する。その結果、上述した動作と同様に読み出
しが行われ、データAA (H)が読み込まれる。
そして、通信が終了すると、制御回路104は各スレー
ブCPU108,109がデータの読み込みを終了した
ことをマスタCPU 101へ通知する信号133をH
Iにセットする。これによりマスタCPUl0Iでは、
セレクト信号116をLOWにし、次にデータ転送に備
える。
ブCPU108,109がデータの読み込みを終了した
ことをマスタCPU 101へ通知する信号133をH
Iにセットする。これによりマスタCPUl0Iでは、
セレクト信号116をLOWにし、次にデータ転送に備
える。
尚、この時同時に、制御回路104内の通信用先頭アド
レスは、アドレス4000 (H)になる事は言うまで
もない。
レスは、アドレス4000 (H)になる事は言うまで
もない。
〈処理手順の説明 (第3A図〜第3C図)〉次に、上
述した各CPUでの処理手順を第3A図〜第3C図に示
すフローチャートに従って以下に説明する。
述した各CPUでの処理手順を第3A図〜第3C図に示
すフローチャートに従って以下に説明する。
第3A図は、マスタCPUl0Iでの処理手順を示し、
第3B図は、各スレーブCPU108゜109での処理
手順を示し、そして第3C図は、各スレーブCPU10
8,109での割り込み処理手順を示すフローチャート
である。
第3B図は、各スレーブCPU108゜109での処理
手順を示し、そして第3C図は、各スレーブCPU10
8,109での割り込み処理手順を示すフローチャート
である。
先ず、マスタCPUl0Iにおける処理手順を説明する
と、第3A図に示すステップ5301において、各ボー
ト、Ilo等のイニシャライズを行い、イニシャライズ
が終了すると、ステップ5302へ処理を進め、上述し
た終了信号133をチエツクする。ここで、この信号1
33がLOWであれば各スレーブCPU108,109
によるデータの読み込み終了を待つ。しかし、HIであ
ればステップ5303へ処理を進め、セレクト信号11
6をLOWにセットし、続くステップ5304でメモリ
103のアドレス4oOo(H)にデータ55(H)を
、アドレス4001 (H)にはデータAA (H)
をそれぞれ書き込む。
と、第3A図に示すステップ5301において、各ボー
ト、Ilo等のイニシャライズを行い、イニシャライズ
が終了すると、ステップ5302へ処理を進め、上述し
た終了信号133をチエツクする。ここで、この信号1
33がLOWであれば各スレーブCPU108,109
によるデータの読み込み終了を待つ。しかし、HIであ
ればステップ5303へ処理を進め、セレクト信号11
6をLOWにセットし、続くステップ5304でメモリ
103のアドレス4oOo(H)にデータ55(H)を
、アドレス4001 (H)にはデータAA (H)
をそれぞれ書き込む。
次に、この書き込みが終了すると、ステップ5305へ
処理を進め、セレクト信号116をHIにセットし、各
スレーブCPU108,109側にバスを切り換える。
処理を進め、セレクト信号116をHIにセットし、各
スレーブCPU108,109側にバスを切り換える。
そして、ステップ5306において、通常のマスク処理
を行い、処理が終了すると、ステップ5302へ処理を
戻し、上述の処理を繰り返す。
を行い、処理が終了すると、ステップ5302へ処理を
戻し、上述の処理を繰り返す。
次に、各スレーブCP0108,109での処理手順を
第3B図に従って以下に説明する。
第3B図に従って以下に説明する。
尚、各スレーブCP0108,109での処理手順は、
各スレーブCPU毎に対応するROMにそれぞれ格納さ
れているものであるが、各符号を付加して共通に説明す
る。
各スレーブCPU毎に対応するROMにそれぞれ格納さ
れているものであるが、各符号を付加して共通に説明す
る。
先ず、第3B図に示すステップ5307では、メインC
PU 101の処理と同様に、各ボート。
PU 101の処理と同様に、各ボート。
Ilo等のイニシャライズを行い、後述する割り込み処
理を行うため、割り込み許可を設定する。
理を行うため、割り込み許可を設定する。
そして、イニシャライズが終了すると、ステップ830
8へ処理を進め、メモリ103の読み出しアドレス40
00 (H)をバッファRBUFヘセットする。次に、
ステップ5309において、通常の各スレーブCPU1
08,109の処理を実行中に、制御回路104から読
み出し開始信号134を割り込みとして入力すると、処
理を一時中断し、割り込み処理を実行する。
8へ処理を進め、メモリ103の読み出しアドレス40
00 (H)をバッファRBUFヘセットする。次に、
ステップ5309において、通常の各スレーブCPU1
08,109の処理を実行中に、制御回路104から読
み出し開始信号134を割り込みとして入力すると、処
理を一時中断し、割り込み処理を実行する。
次に、本実施例での割り込み処理を第3C図に示すフロ
ーチャートに従って以下に説明する。
ーチャートに従って以下に説明する。
先ず、ステップ5310において、RBUFに格納され
ている読み出しアドレスをアドレスバス123.124
へ出力し、次のステップ5311では、データの読み込
みを行う。この処理によりアドレス4000 (H)で
あれば、メモリ103からデータ55(H)がセレクタ
106,107を介して入力される。そして、ステップ
5312へ処理を進め、RBUFの内容をインクリメン
トしてメモリ103のアドレスを更新する。
ている読み出しアドレスをアドレスバス123.124
へ出力し、次のステップ5311では、データの読み込
みを行う。この処理によりアドレス4000 (H)で
あれば、メモリ103からデータ55(H)がセレクタ
106,107を介して入力される。そして、ステップ
5312へ処理を進め、RBUFの内容をインクリメン
トしてメモリ103のアドレスを更新する。
次に、ステップ5313において、更新されたRBUF
の値により終了か否かをチエツクする。
の値により終了か否かをチエツクする。
ここでは、本実施例でのアドレス4001 (H)よ
り大きければ終了と判断する。その結果、終了でなけれ
ば、そのまま割り込み処理からリターンする。しかし、
終了であればステップ5314へ処理を進め、RBUF
にアドレス4000 (H)をセット(転送の先頭アド
レス)して、リターンする。
り大きければ終了と判断する。その結果、終了でなけれ
ば、そのまま割り込み処理からリターンする。しかし、
終了であればステップ5314へ処理を進め、RBUF
にアドレス4000 (H)をセット(転送の先頭アド
レス)して、リターンする。
以上の動作を繰り返すことにより、マスクからスレーブ
へデータの転送が行われる。
へデータの転送が行われる。
本実施例によれば、各スレーブCPUとマスタCPUの
データ、アドレスバスにセレクタ回路とそれ等を制御す
る制御回路を設けることにより、1つのRAMによって
複数のスレーブCPUとのデータ転送が可能となる。
データ、アドレスバスにセレクタ回路とそれ等を制御す
る制御回路を設けることにより、1つのRAMによって
複数のスレーブCPUとのデータ転送が可能となる。
また、処理速度の異なるスレーブ間でも通信が可能とな
り、処理速度の速いスレーブCPUは、データ転送(読
み込み)を終了時、即、他の処理を行うことができ、処
理速度をおとすことなく、データ転送が可能となる。
り、処理速度の速いスレーブCPUは、データ転送(読
み込み)を終了時、即、他の処理を行うことができ、処
理速度をおとすことなく、データ転送が可能となる。
当然のことながら、マスクCPUの処理速度もおとすこ
とはない。
とはない。
尚、スレーブの数は1つでもそれ以上でも良いことは言
うまでもない。
うまでもない。
[他の実施例]
本実施例では、マスクから通信するデータ数を4000
(H)と4001 (H)番地の2バイトに固定とし
ているが、これをレジスタセット方式により、マスクか
ら任意のバイト数分だけデータを送れるようにしても良
い。その場合、通信する最初の1バイト目に送る量(バ
イト数)をセットして送信すれば良い。
(H)と4001 (H)番地の2バイトに固定とし
ているが、これをレジスタセット方式により、マスクか
ら任意のバイト数分だけデータを送れるようにしても良
い。その場合、通信する最初の1バイト目に送る量(バ
イト数)をセットして送信すれば良い。
以下、本発明に係る他の実施例を第4図に示すフローチ
ャートに従って詳細に説明する。
ャートに従って詳細に説明する。
尚、第4図は、スレーブCPUの割り込み処理手順を示
すフローチャートである。
すフローチャートである。
また、この実施例では、第1図に示すように、破線41
0を追加することにより、マスクCPU101からのデ
ータバス114を制御回路104へ接続し、制御回路1
04に転送するバイト数を記憶させる構成としている。
0を追加することにより、マスクCPU101からのデ
ータバス114を制御回路104へ接続し、制御回路1
04に転送するバイト数を記憶させる構成としている。
先ず、第3A図のステップ5304において、マスタC
PUl0Iはアドレス4000 (H)に転送するデー
タ数、例えば3バイトの場合”3”を書き込み、400
1 (H)、4002 (H)には55 (H)、AA
(H)をそれぞれ書き込む。
PUl0Iはアドレス4000 (H)に転送するデー
タ数、例えば3バイトの場合”3”を書き込み、400
1 (H)、4002 (H)には55 (H)、AA
(H)をそれぞれ書き込む。
一方、各スレーブCPU108,109側では、読み出
し開始信号134により、第4図に示す割り込み処理を
開始する。
し開始信号134により、第4図に示す割り込み処理を
開始する。
このステップ5401において、RBUFに格納されて
いる読み出しアドレスをアドレスノSス123.124
へ出力し、次のステップ5402では、データの読み込
みを行う。次に、読み込みが終了すると、ステップ54
03へ処理を進め、RBUFQ値がアドレス4000
()()か否かをチエツクし、4000 (H)でなけ
ればステップ5405へ処理を進める。一方、4000
(H)であればステップ5404へ処理を進め、ここ
で読み込んだデータをバイト数としてCNTBUFへセ
ットする。
いる読み出しアドレスをアドレスノSス123.124
へ出力し、次のステップ5402では、データの読み込
みを行う。次に、読み込みが終了すると、ステップ54
03へ処理を進め、RBUFQ値がアドレス4000
()()か否かをチエツクし、4000 (H)でなけ
ればステップ5405へ処理を進める。一方、4000
(H)であればステップ5404へ処理を進め、ここ
で読み込んだデータをバイト数としてCNTBUFへセ
ットする。
次に、ステップ5405において、RBUFの内容をイ
ンクリメントし、ステップ5406ではCNTBUFの
内容をデクリメントし、その値が“0″かチエツクする
。ここで、“0”であればステップ5407へ処理を進
め、RBUFにアドレス4000 (H)をセットして
リターンする。
ンクリメントし、ステップ5406ではCNTBUFの
内容をデクリメントし、その値が“0″かチエツクする
。ここで、“0”であればステップ5407へ処理を進
め、RBUFにアドレス4000 (H)をセットして
リターンする。
しかし、“0”でなければそのまま割り込み処理からリ
ターンする。
ターンする。
以上の処理により、転送するバイト数を可変長にするこ
とが可能となる。
とが可能となる。
[発明の効果]
以上説明したように、本発明によれば、簡単な構成によ
り、複数のプロセッサ間で各種情報の通信が可能となる
。
り、複数のプロセッサ間で各種情報の通信が可能となる
。
第1図は本実施例における装置構成を示す概略ブロック
図、 第2図は本実施例における通信動作を説明するタイミン
グチャート、 第3A図〜第3C図は本実施例における通信処理手順を
示すフローチャート、 第4図は他の実施例における通信処理手順を示すフロー
チャートである。 図中、101・・・マスタCPU、102,105〜1
07・・・セレクタ、103・・・メモリ、104・・
・制御回路、108,109・・・スレーブCPUであ
る。 第3A図 第4 図
図、 第2図は本実施例における通信動作を説明するタイミン
グチャート、 第3A図〜第3C図は本実施例における通信処理手順を
示すフローチャート、 第4図は他の実施例における通信処理手順を示すフロー
チャートである。 図中、101・・・マスタCPU、102,105〜1
07・・・セレクタ、103・・・メモリ、104・・
・制御回路、108,109・・・スレーブCPUであ
る。 第3A図 第4 図
Claims (1)
- 【特許請求の範囲】 複数のプロセッサ間で各種情報を通信する際の通信方式
であつて、 各プロセッサ間で通信される各種情報を記憶する記憶手
段と、 該記憶手段に対する各プロセッサのアクセスを制御する
制御手段と、 該制御手段での制御に応じて、前記各種情報の通信を行
う通信手段とを有することを特徴とする通信方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14160490A JPH0437946A (ja) | 1990-06-01 | 1990-06-01 | 通信方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14160490A JPH0437946A (ja) | 1990-06-01 | 1990-06-01 | 通信方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0437946A true JPH0437946A (ja) | 1992-02-07 |
Family
ID=15295881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14160490A Pending JPH0437946A (ja) | 1990-06-01 | 1990-06-01 | 通信方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0437946A (ja) |
-
1990
- 1990-06-01 JP JP14160490A patent/JPH0437946A/ja active Pending
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