JPS6383854A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
- Publication number
- JPS6383854A JPS6383854A JP22825086A JP22825086A JPS6383854A JP S6383854 A JPS6383854 A JP S6383854A JP 22825086 A JP22825086 A JP 22825086A JP 22825086 A JP22825086 A JP 22825086A JP S6383854 A JPS6383854 A JP S6383854A
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- Japan
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- data
- memory
- signal
- read
- inverse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 40
- 238000012545 processing Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はデータ転送回路（こ係り、特に制御装置間、例
えばマイクロプロセッサ間のデータ転送を高速に行なう
データ転送回路に関する。
えばマイクロプロセッサ間のデータ転送を高速に行なう
データ転送回路に関する。
（従来の技術）
一般に、ビデオテックス端末等の通信機能を有したデー
タ処理端末は、データ伝送の高速化及び端末自体の機能
向上のために、複数のマイクロプロセッサ（以下ＣＰＵ
という）を用いたシステムと・して構成されている。こ
の複数のＣＰＵを用いたシステムにおいて、例えばデー
タ受信処理、画像表示処理というように処理を分散して
行なうには、ＣＰＵ間でのデータの授受、即ちデータ転
送が必要となる。
タ処理端末は、データ伝送の高速化及び端末自体の機能
向上のために、複数のマイクロプロセッサ（以下ＣＰＵ
という）を用いたシステムと・して構成されている。こ
の複数のＣＰＵを用いたシステムにおいて、例えばデー
タ受信処理、画像表示処理というように処理を分散して
行なうには、ＣＰＵ間でのデータの授受、即ちデータ転
送が必要となる。
そのため、従来では第３図に示す回路構成でデータ転送
を行なっていた。
を行なっていた。
第３図において、３１は受信したデータを格納するバッ
ファメモリ、３２はバッファメモリ３１に蓄積された受
信データの処理及びデータ転送を行なう第１のＣＰＵ、
３３は画像表示処理を行なう第２のＣＰＵ３４ヘデータ
を転送するために転送用バッファとして設けられたＦＩ
ＦＯメモリである。このＦＩＦＯメモリ３３はデータの
書き込みと読み出しが非同期に行なえ、かつデータを書
き込んだ順に読み出しが行なえるため、データの転送バ
ッファとして一般に用いられるものである。
ファメモリ、３２はバッファメモリ３１に蓄積された受
信データの処理及びデータ転送を行なう第１のＣＰＵ、
３３は画像表示処理を行なう第２のＣＰＵ３４ヘデータ
を転送するために転送用バッファとして設けられたＦＩ
ＦＯメモリである。このＦＩＦＯメモリ３３はデータの
書き込みと読み出しが非同期に行なえ、かつデータを書
き込んだ順に読み出しが行なえるため、データの転送バ
ッファとして一般に用いられるものである。
上記システムにおいて、第１のＣＰＵ３２が受信処理を
行なった後、画像表示用データを第２のＣＰＵ３４へ転
送するために、まず第１のＣＰＵ３２はバッファメモリ
３１からデータバスを介してＣＰＵ内部のレジスタヘデ
ータを一旦記憶し、次に記憶したデータをＦＩＦＯメモ
リ３３へ書き込んで、いた。このようにしてバッファメ
モリ３１からＦＩＦＯメモリ３３に転送された画像表示
用データを、第２のＣＰＵ３４が順次読み出して画像処
理する。
行なった後、画像表示用データを第２のＣＰＵ３４へ転
送するために、まず第１のＣＰＵ３２はバッファメモリ
３１からデータバスを介してＣＰＵ内部のレジスタヘデ
ータを一旦記憶し、次に記憶したデータをＦＩＦＯメモ
リ３３へ書き込んで、いた。このようにしてバッファメ
モリ３１からＦＩＦＯメモリ３３に転送された画像表示
用データを、第２のＣＰＵ３４が順次読み出して画像処
理する。
（発明が解決しようとする問題点）
上述したように、複数のＣＰＵを用いたシステムにおけ
る従来のデータ転送では、ＣＰＵの内部にデータを読み
込む動作と、読み込んだデータを転送用のＦＩＦＯメモ
リへ書き込む動作との２つの動作を行なう必要がある。
る従来のデータ転送では、ＣＰＵの内部にデータを読み
込む動作と、読み込んだデータを転送用のＦＩＦＯメモ
リへ書き込む動作との２つの動作を行なう必要がある。
従って、扱うデータ量が多くなる程データの転送に時間
がかかり、受信データの処理時間が短くなってしまう。
がかかり、受信データの処理時間が短くなってしまう。
つまり、ＣＰＵのデータ処理速度の低下を招くという欠
点を有していた。
点を有していた。
本発明は上記問題点を除去するためになされたもので、
ハードウェアを大幅に増加することなく複数の制御装置
間のデータ転送を高速に行ないつるデータ転送回路を提
供することを目的とする。
ハードウェアを大幅に増加することなく複数の制御装置
間のデータ転送を高速に行ないつるデータ転送回路を提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、データ処理動作を行なう第１の制御装置から
第２の制御装置へデータを転送するデータ転送回路にお
いて、第１の制御装置の読み出し動作によって第１のメ
モリ手段からデータがデータバス上に読み出された際に
、第１の制御装置が出力する読み出し信号を転送先であ
る第２の制御装置の第２のメモリ手段へ書き込み信号と
じて供給し、第１のメモリ手段から読み出したデータを
直接節２のメモリ手段に書き込むデータ転送手段から構
成される。
第２の制御装置へデータを転送するデータ転送回路にお
いて、第１の制御装置の読み出し動作によって第１のメ
モリ手段からデータがデータバス上に読み出された際に
、第１の制御装置が出力する読み出し信号を転送先であ
る第２の制御装置の第２のメモリ手段へ書き込み信号と
じて供給し、第１のメモリ手段から読み出したデータを
直接節２のメモリ手段に書き込むデータ転送手段から構
成される。
（作用）
本発明においては、第１の制御装置が第１のメモリ手段
から転送すべきデータを読み出すと、データ転送手段が
第２のメモリ手段に書き込み信号を供給して読み出しデ
ータを書き込むので、第１の制御装置は読み出し動作の
みによってデータの転送が行なえる。つまり、転送元の
バッフアメ来の方法に比較して、本発明によれば約半分
の時間でデータの転送が行なえる。
から転送すべきデータを読み出すと、データ転送手段が
第２のメモリ手段に書き込み信号を供給して読み出しデ
ータを書き込むので、第１の制御装置は読み出し動作の
みによってデータの転送が行なえる。つまり、転送元の
バッフアメ来の方法に比較して、本発明によれば約半分
の時間でデータの転送が行なえる。
（実施例）
以下、本発明のデータ転送回路に係る実施例について、
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
本発明の一実施例を示す第１図において、１１は受信し
たデータを格納するバッファメモリ、１２はバッフ７メ
モリ１１に蓄積された受信データの処理及びデータ転送
を行なう第１のＣＰＵ。
たデータを格納するバッファメモリ、１２はバッフ７メ
モリ１１に蓄積された受信データの処理及びデータ転送
を行なう第１のＣＰＵ。
１３は画像表示処理を行なう第２のＣＰＵ１４ヘデータ
を転送するために転送用バッファとして設けられたＦＩ
ＦＯメモリである。上記第１のＣＰＵ１２はプログラム
ＲＯＭ１５に格納されたプログラムによって処理を行な
う。また、上記第１のＣＰＵ１２から出力されるアドレ
スのうち上位のアドレスが入力されるアドレスデコーダ
１６は、第１のＣＰＵ１２のアドレス空間をメモリのチ
ップ毎に振り分けるもので、第２図に示すメモリマツプ
に対応してチップセレクトＣ８Ｉ〜ＣＳ３を出力する。
を転送するために転送用バッファとして設けられたＦＩ
ＦＯメモリである。上記第１のＣＰＵ１２はプログラム
ＲＯＭ１５に格納されたプログラムによって処理を行な
う。また、上記第１のＣＰＵ１２から出力されるアドレ
スのうち上位のアドレスが入力されるアドレスデコーダ
１６は、第１のＣＰＵ１２のアドレス空間をメモリのチ
ップ毎に振り分けるもので、第２図に示すメモリマツプ
に対応してチップセレクトＣ８Ｉ〜ＣＳ３を出力する。
同図において、バッファメモリ領域（１）はバッフ７メ
モリ１１からＦＩＦＯメモリ１３へのデータ転送用に設
けた領域で、（２）はバッファメモリ１１が通常の読み
出しと書き込みを行なうために設けた領域である。
モリ１１からＦＩＦＯメモリ１３へのデータ転送用に設
けた領域で、（２）はバッファメモリ１１が通常の読み
出しと書き込みを行なうために設けた領域である。
上記チップセレクトＣＳ２．Ｃ８３はオアゲート１７に
よってバッファメモリ１１に与えられるが、ＦＩＦＯメ
モリ１３にはチップセレクトＣＳ２のみが第１のＣＰＵ
１２から読み出し信号ＲＤが出力されたとき、アンドゲ
ート１８を介して書き込み信号Ｗとして与えられる。
よってバッファメモリ１１に与えられるが、ＦＩＦＯメ
モリ１３にはチップセレクトＣＳ２のみが第１のＣＰＵ
１２から読み出し信号ＲＤが出力されたとき、アンドゲ
ート１８を介して書き込み信号Ｗとして与えられる。
上記構成の実施例のデータ転送動作について、以下説明
する。
する。
まず、第１のＣＰＵ１２はデータの転送元であるバッフ
ァメモリ１１からデータを読み出すため、データの読み
出しを希望するアドレスをアドレスバスＡ１に出力する
とともに、読み出し信号ｒ■も同時に出力する。アドレ
スバスＡ１上に出力されたアドレス情報のうち、下位ア
ドレスはバッフ７メモリ１１に入力され、上位アドレス
はアドレスデコーダ１６に入力される。このデータ転送
を行なう場合、上述のように第１のＣＰＵ１２はバッフ
ァメモリ領域（１）内のアドレスを出力しているので、
アドレスデコーダ１６からはチップセレクトＣＳ２が出
力され、オアゲート１７を介してバッファメモリ１１へ
入力される。従って、バッファメモリ１１からは指定さ
れたアドレスのデータが、読み出し信号ＲＤの出力期間
中データバスＤ１上に出力されることになる。
ァメモリ１１からデータを読み出すため、データの読み
出しを希望するアドレスをアドレスバスＡ１に出力する
とともに、読み出し信号ｒ■も同時に出力する。アドレ
スバスＡ１上に出力されたアドレス情報のうち、下位ア
ドレスはバッフ７メモリ１１に入力され、上位アドレス
はアドレスデコーダ１６に入力される。このデータ転送
を行なう場合、上述のように第１のＣＰＵ１２はバッフ
ァメモリ領域（１）内のアドレスを出力しているので、
アドレスデコーダ１６からはチップセレクトＣＳ２が出
力され、オアゲート１７を介してバッファメモリ１１へ
入力される。従って、バッファメモリ１１からは指定さ
れたアドレスのデータが、読み出し信号ＲＤの出力期間
中データバスＤ１上に出力されることになる。
このとき、同時にチップセレクトＣＳ２が出力される期
間中、アンドゲート１８を介して第１のＣＰＵ１２の読
み出し信号ＲＤがＦＩＦＯメモリ１３に書き込み信号Ｗ
として与えられる。このため、ＦＩＦＯメモリ１３には
、バッファメモリ１１からデータバスＤ１上に読み出さ
れたデータが書き込まれることになる。このようにして
、第１のＣＰＵ１２の読み出し動作のみによって、バッ
ファメモリ１１に格納されたデータをＦＩＦＯメモリ１
３へ転送することができる。ＦＩＦＯメモリ１３に転送
されたデータは、第２のＣＰＵ１４からの読み出し信号
ＲＤによって読み出され、第２のＣＰＵ１４が画像表示
処理を行なう。
間中、アンドゲート１８を介して第１のＣＰＵ１２の読
み出し信号ＲＤがＦＩＦＯメモリ１３に書き込み信号Ｗ
として与えられる。このため、ＦＩＦＯメモリ１３には
、バッファメモリ１１からデータバスＤ１上に読み出さ
れたデータが書き込まれることになる。このようにして
、第１のＣＰＵ１２の読み出し動作のみによって、バッ
ファメモリ１１に格納されたデータをＦＩＦＯメモリ１
３へ転送することができる。ＦＩＦＯメモリ１３に転送
されたデータは、第２のＣＰＵ１４からの読み出し信号
ＲＤによって読み出され、第２のＣＰＵ１４が画像表示
処理を行なう。
なお、第１のＣＰＵ１２がバッファメモリ１１からデー
タを読み出す毎にＦＩＦＯ１３ヘデータが転送されたの
では、転送を必要としないデータ、例えば回線制御用デ
ータを第１のＣＰＵ１２が読み出す際に不都合を生じる
。そこで、この実施例では転送を必要としないデータを
読み出すために、バッファメモリ１１に対して別のメモ
リ領域をアドレス空間上に設けている。第２図に示すバ
ッファメモリ領域（２）がそれであり、この領域が指定
されるとアドレスデコーダ１６からチップセレクトＣ３
３が出力される。
タを読み出す毎にＦＩＦＯ１３ヘデータが転送されたの
では、転送を必要としないデータ、例えば回線制御用デ
ータを第１のＣＰＵ１２が読み出す際に不都合を生じる
。そこで、この実施例では転送を必要としないデータを
読み出すために、バッファメモリ１１に対して別のメモ
リ領域をアドレス空間上に設けている。第２図に示すバ
ッファメモリ領域（２）がそれであり、この領域が指定
されるとアドレスデコーダ１６からチップセレクトＣ３
３が出力される。
このチップセレクトＣＳ３はオアゲート１７を介してバ
ッファメモリ１１へ与えられるので、バッフ７メモリエ
１はアクセスされることになる。
ッファメモリ１１へ与えられるので、バッフ７メモリエ
１はアクセスされることになる。
は与えられないので、ＦＩＦＯメモリ１３にはデータは
書き込まれない。
書き込まれない。
以上説明したように、本実施例ではバッファメモリ１１
に対する読み出し信号ＲＤをＦＩＦＯメモリ１３に対す
る書き込み信号Ｗとすることによって、第１のＣＰＵ１
２の読み出し動作だけで、バッファメモリ１１に格納さ
れたデータをＦＩＦＯメモリ１３へ転送している。従っ
て、従来方法に比較してわずかなハードウェアの追加だ
けでデータの転送が高速に行なえるため、転送を行なう
笛１のｒＰＴＴ１９のデーク訃横に非才る語間の粕１減
が図れるとともに、他のデータ処理に費やすことのでき
る時間が増し、ＣＰＵのデータ処理効率が大幅に向上す
る。
に対する読み出し信号ＲＤをＦＩＦＯメモリ１３に対す
る書き込み信号Ｗとすることによって、第１のＣＰＵ１
２の読み出し動作だけで、バッファメモリ１１に格納さ
れたデータをＦＩＦＯメモリ１３へ転送している。従っ
て、従来方法に比較してわずかなハードウェアの追加だ
けでデータの転送が高速に行なえるため、転送を行なう
笛１のｒＰＴＴ１９のデーク訃横に非才る語間の粕１減
が図れるとともに、他のデータ処理に費やすことのでき
る時間が増し、ＣＰＵのデータ処理効率が大幅に向上す
る。
なお、第２のメモリ手段はＦＩＦＯメモリに限定される
ものではなく、通常のＲＡＭメモリでもよい。この場合
は、ＲＡＭメモリに対して第１゜第２の制御装置のバス
を切換え制御すればよい。
ものではなく、通常のＲＡＭメモリでもよい。この場合
は、ＲＡＭメモリに対して第１゜第２の制御装置のバス
を切換え制御すればよい。
［発明の効果］
本発明によれば、複数の制御装置間のデータ転送を高速
に行なうことができるため、制御装置のデータ処理効率
を大幅に向上させることが可能となる。
に行なうことができるため、制御装置のデータ処理効率
を大幅に向上させることが可能となる。
第１図は本発明のデータ転送回路に係る一実施例を示す
回路図、第２図は実施例のメモリ構成を示すメモリマツ
プ、第３図は従来のデータ転送回路を示す回路図である
。 １１・・・バッファメモリ １２・・・第１のＣＰＵ １３・・・ＦＩＦＯメモリ １４・・・第２のＣＰＵ １５・・・プログラムＲＯＭ １６・・・アドレスデコーダ １７・・・オアゲート １８・・・アンドゲート
回路図、第２図は実施例のメモリ構成を示すメモリマツ
プ、第３図は従来のデータ転送回路を示す回路図である
。 １１・・・バッファメモリ １２・・・第１のＣＰＵ １３・・・ＦＩＦＯメモリ １４・・・第２のＣＰＵ １５・・・プログラムＲＯＭ １６・・・アドレスデコーダ １７・・・オアゲート １８・・・アンドゲート
Claims (1)
- 【特許請求の範囲】 データ処理動作を行なう第１の制御装置から第２の制御
装置へデータを転送するデータ転送回路において、 前記第１の制御装置によってデータの読み出し制御がな
される第１のメモリ手段と、 この第１のメモリ手段と共通のデータバスを有するとと
もに、前記第２の制御装置によってデータの読み出し制
御がなされる第２のメモリ手段と、前記第１の制御装置
が前記第１のメモリ手段からデータを読み出すときに出
力される読み出し信号を、前記第２のメモリ手段の書き
込み信号として供給し、該第１のメモリ手段から読み出
したデータを直接該第２のメモリ手段に書き込むデータ
転送手段とを具備したことを特徴とするデータ転送回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22825086A JPS6383854A (ja) | 1986-09-29 | 1986-09-29 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22825086A JPS6383854A (ja) | 1986-09-29 | 1986-09-29 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6383854A true JPS6383854A (ja) | 1988-04-14 |
Family
ID=16873517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22825086A Pending JPS6383854A (ja) | 1986-09-29 | 1986-09-29 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6383854A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212246A (ja) * | 2008-03-03 | 2009-09-17 | Buffalo Inc | 筐体 |
-
1986
- 1986-09-29 JP JP22825086A patent/JPS6383854A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212246A (ja) * | 2008-03-03 | 2009-09-17 | Buffalo Inc | 筐体 |
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