JPS6269347A - ダイレクトメモリアクセスコントロ−ラ - Google Patents
ダイレクトメモリアクセスコントロ−ラInfo
- Publication number
- JPS6269347A JPS6269347A JP20823185A JP20823185A JPS6269347A JP S6269347 A JPS6269347 A JP S6269347A JP 20823185 A JP20823185 A JP 20823185A JP 20823185 A JP20823185 A JP 20823185A JP S6269347 A JPS6269347 A JP S6269347A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- controller
- buffer
- dma controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ダイレクトメモリアクセスコントローラ（以下ＤＭＡコ
ントローラと称す）であって、複数のバッファとニブル
モードにおける制御を可能にするためのニブルモードサ
ポート機能を備え、メモリに対する負担の軽減とデータ
の高速転送を可能にする。
ントローラと称す）であって、複数のバッファとニブル
モードにおける制御を可能にするためのニブルモードサ
ポート機能を備え、メモリに対する負担の軽減とデータ
の高速転送を可能にする。
本発明はメインＣＰＵのレジスタを介することなくメモ
リ間でデータを高速転送するためのＤＭＡコントローラ
に関するもので、さらに詳しく言えば、ニブルモードを
有するダイナミックＲＡＭのメモリアクセスを高速化す
るだめのＤＭＡコントローラに関するものである。
リ間でデータを高速転送するためのＤＭＡコントローラ
に関するもので、さらに詳しく言えば、ニブルモードを
有するダイナミックＲＡＭのメモリアクセスを高速化す
るだめのＤＭＡコントローラに関するものである。
一般にあるメモリから別のメモリへデータを転送するに
は、ＣＰＵにデータを読み込んだ後、転送先メモリへ書
き込んでいる。このため、大量のデータを一括して転送
する場合、ＣＰＵに大きな負担がかかり、処理に時間を
要する。また、マイクロプロセッサを用いるシステムで
は、安価で大容量のダイナミックＲＡＭが用いられるこ
とが多いが、ダイナミックＲＡＭはアクセス速度が遅い
という欠点を有しているので処理時間が一層長くなって
いる。然るに、近年マイクロプロセッサの高性能化によ
りデータ転送速度がシステム全体の性能を左右する迄に
至っているのでデータ転送に対する高速化の要求が高く
なっている。ところで、メモリアクセスに要する時間を
短くするため、ダイナミックＲＡＭにニブルモードを持
たせたものが市場に出回っている。然るに、このモード
を利用するには外部回路を付加する必要があってハード
ウェアに負担を要する。
は、ＣＰＵにデータを読み込んだ後、転送先メモリへ書
き込んでいる。このため、大量のデータを一括して転送
する場合、ＣＰＵに大きな負担がかかり、処理に時間を
要する。また、マイクロプロセッサを用いるシステムで
は、安価で大容量のダイナミックＲＡＭが用いられるこ
とが多いが、ダイナミックＲＡＭはアクセス速度が遅い
という欠点を有しているので処理時間が一層長くなって
いる。然るに、近年マイクロプロセッサの高性能化によ
りデータ転送速度がシステム全体の性能を左右する迄に
至っているのでデータ転送に対する高速化の要求が高く
なっている。ところで、メモリアクセスに要する時間を
短くするため、ダイナミックＲＡＭにニブルモードを持
たせたものが市場に出回っている。然るに、このモード
を利用するには外部回路を付加する必要があってハード
ウェアに負担を要する。
このため、ニブルモードが利用できてハードウェア構成
の簡易なりＭＡコントローラの提供が要望されている。
の簡易なりＭＡコントローラの提供が要望されている。
安価で大容量のダイナミックＲＡＭをメモリとして用い
たマイクロコンピュータシステムにあっては、ダイナミ
ックＲＡＭのアクセス速度が遅いため、ＤＭＡコントロ
ーラを設けてデータの転送速度を向上することが行なわ
れている。Ｄ Ｍ Ａを行なうには、アドレス、データ
、リード／ライト制御の各パスの制御権をＣＰＵから渡
してもらい、空いたバスを利用してＤＭＡコントローラ
の発生するアドレス信号及び制御信号によってデータ転
送を行なう。この方式はＣＰＵを介さずにデータの転送
ができるのでデータの転送速度が向上するが、読み込み
毎にＤＭＡコントローラよりアドレス信号を発生させる
必要がある。
たマイクロコンピュータシステムにあっては、ダイナミ
ックＲＡＭのアクセス速度が遅いため、ＤＭＡコントロ
ーラを設けてデータの転送速度を向上することが行なわ
れている。Ｄ Ｍ Ａを行なうには、アドレス、データ
、リード／ライト制御の各パスの制御権をＣＰＵから渡
してもらい、空いたバスを利用してＤＭＡコントローラ
の発生するアドレス信号及び制御信号によってデータ転
送を行なう。この方式はＣＰＵを介さずにデータの転送
ができるのでデータの転送速度が向上するが、読み込み
毎にＤＭＡコントローラよりアドレス信号を発生させる
必要がある。
この従来方式ではデータの読み込み毎にＤＭＡコントロ
ーラよりアドレス信号を発生させるので充分に高速化を
達成できない。また、ダイナミックＲＡＭのデータ転送
速度を向上させるためニブルモードを有するものが市場
に供給されているが、このモードを利用するには外部に
付加回路を要する。
ーラよりアドレス信号を発生させるので充分に高速化を
達成できない。また、ダイナミックＲＡＭのデータ転送
速度を向上させるためニブルモードを有するものが市場
に供給されているが、このモードを利用するには外部に
付加回路を要する。
本発明はこのような点に鑑みて創作されたもので、複数
のバッファとニブルモードにおける制御を可能にするた
めのニブルモードサポート機能をＤＭＡコントローラに
備えることで、簡易な構成によりメインＣＰＵの負担の
軽減とデータの高速転送を可能にすることを目的として
いる。
のバッファとニブルモードにおける制御を可能にするた
めのニブルモードサポート機能をＤＭＡコントローラに
備えることで、簡易な構成によりメインＣＰＵの負担の
軽減とデータの高速転送を可能にすることを目的として
いる。
第１図は本発明のＤＭＡコントローラの原理フロー図を
示す。
示す。
図において、５１００はＤＭＡコントローラの起動ステ
ップを示す。５ＩＯＬはバッファ内にデータがあるか否
かの判定を行ない、ある場合には５１０２においてバッ
ファ内のデータをＤＭＡ先へ転送する。ない場合には５
１１０へ進む。５１１０はＤＭＡコントローラよりベー
スアドレス及びＲＡＭ制御信号の発生ステップを示す。
ップを示す。５ＩＯＬはバッファ内にデータがあるか否
かの判定を行ない、ある場合には５１０２においてバッ
ファ内のデータをＤＭＡ先へ転送する。ない場合には５
１１０へ進む。５１１０はＤＭＡコントローラよりベー
スアドレス及びＲＡＭ制御信号の発生ステップを示す。
また、５１２０はベースアドレスが指定されたＲＡＭか
らＤＭＡコントローラのバッファへ所定長のデータを転
送するステップを示し、５１３０乃至５１４０は、ひき
続き発生されるＲＡＭ制御信号によりＲＡＭからバッフ
ァに所定のデータが格納される迄、繰り返されるステッ
プを示す。
らＤＭＡコントローラのバッファへ所定長のデータを転
送するステップを示し、５１３０乃至５１４０は、ひき
続き発生されるＲＡＭ制御信号によりＲＡＭからバッフ
ァに所定のデータが格納される迄、繰り返されるステッ
プを示す。
データ転送のためＤＭＡコントローラが起動（Ｓ１００
）されて、ｉｏ制御部からＤＭＡ要求があると、ＤＭＡ
コントローラはそのバッファ内に予め読み込まれたデー
タがあるか否かを判定しく５ＬＯＬ）、ある場合にはそ
のデータを１０制御部へ転送する。ない場合にはデータ
の読み込みのためＤＭＡコントローラがベースアドレス
とＲＡＭ制御信号を発生（Ｓｉｌｏ）する。このアドレ
ッシングによって転送元メモリから読み出されたデータ
がｉｏ制御部へ１ワード転送する（Ｓ１２０）。次いで
、ＤＭＡコントローラはニブルモードを利用すべくＲＡ
Ｍ制御信号を発生してバ・７ファに所定数のワードを格
納する（Ｓ Ｌ ３０〜Ｓ１５０）。
）されて、ｉｏ制御部からＤＭＡ要求があると、ＤＭＡ
コントローラはそのバッファ内に予め読み込まれたデー
タがあるか否かを判定しく５ＬＯＬ）、ある場合にはそ
のデータを１０制御部へ転送する。ない場合にはデータ
の読み込みのためＤＭＡコントローラがベースアドレス
とＲＡＭ制御信号を発生（Ｓｉｌｏ）する。このアドレ
ッシングによって転送元メモリから読み出されたデータ
がｉｏ制御部へ１ワード転送する（Ｓ１２０）。次いで
、ＤＭＡコントローラはニブルモードを利用すべくＲＡ
Ｍ制御信号を発生してバ・７ファに所定数のワードを格
納する（Ｓ Ｌ ３０〜Ｓ１５０）。
第２図は本発明の実施例のシステム構成例であって、マ
イクロプロセッサ１と、ＤＭＡコントローラ５、及びニ
ブルモード付ダイナミ・ツクＲＡＭ４とＩ１０制御部６
とが共通のアドレスバス及びデータバス・に接続されて
示される。なお、図中２はマイクロプロセッサ１．メモ
リ制御部３及び図示せぬ他の制御回路に基準クロックを
供給するためのシステムクロックである。また、第３図
はＤＭＡコントローラ５．ダイナミックメモリ１０及び
ダイナミックメモリ１１を詳細に示す本発明の実施例の
部分図であって、ＤＭＡコントローラ５内には更に、複
数のバッファ９が設けられる。次に、第３図においてダ
イナミックメモリ１０を転送元とし、また、ダイナミン
クメモリ１１を転送先としてデータ転送を行なう方法に
ついて述べる。
イクロプロセッサ１と、ＤＭＡコントローラ５、及びニ
ブルモード付ダイナミ・ツクＲＡＭ４とＩ１０制御部６
とが共通のアドレスバス及びデータバス・に接続されて
示される。なお、図中２はマイクロプロセッサ１．メモ
リ制御部３及び図示せぬ他の制御回路に基準クロックを
供給するためのシステムクロックである。また、第３図
はＤＭＡコントローラ５．ダイナミックメモリ１０及び
ダイナミックメモリ１１を詳細に示す本発明の実施例の
部分図であって、ＤＭＡコントローラ５内には更に、複
数のバッファ９が設けられる。次に、第３図においてダ
イナミックメモリ１０を転送元とし、また、ダイナミン
クメモリ１１を転送先としてデータ転送を行なう方法に
ついて述べる。
まず、ＤＭＡコントローラ５に起動用のスタート信号が
供給されると、転送元ダイナミックメモリ１０にＤＭＡ
コントローラ５がアドレスバス７を介してアドレッシン
グを行なうと共に制御信号を制御ライン１２に供給する
。次いで、読み出されたデータがデータバス８を介して
ＤＭＡコントローラ５内のバッファ９に格納され始める
。その後、ＤＭＡコントローラ５はメモリ制御信号のみ
をダイナミックメモリ１０に供給して所定のデータをバ
ッファ９中に格納する。更に、起動用の信号がＤＭＡコ
ントローラ５に供給されると、バッファ９に格納された
°データが空になる迄、転送先ダイナミックメモリ１１
に転送される。なお、第３図において、ダイナミックメ
モリ１０とダイナミックメモリ１１とを夫々別のブロッ
クに示したが、一体に構成されたＲＡＭにおけるデータ
の転送に本発明を同等支障なく適用できることはいう迄
もない。また、第３図には第２図におけるメモリ制御部
３を示していないが、この制御部はＤＭＡコントローラ
５内に設けることが可能である。更に、本発明に係るＤ
ＭＡコントローラ５をマイクロプロセッサ１と一体に構
成することも可能であると共に、ニブルモード的アクセ
スの構成可能なダイナミックＲＡＭ以外のメモリに適用
することも可能である。
供給されると、転送元ダイナミックメモリ１０にＤＭＡ
コントローラ５がアドレスバス７を介してアドレッシン
グを行なうと共に制御信号を制御ライン１２に供給する
。次いで、読み出されたデータがデータバス８を介して
ＤＭＡコントローラ５内のバッファ９に格納され始める
。その後、ＤＭＡコントローラ５はメモリ制御信号のみ
をダイナミックメモリ１０に供給して所定のデータをバ
ッファ９中に格納する。更に、起動用の信号がＤＭＡコ
ントローラ５に供給されると、バッファ９に格納された
°データが空になる迄、転送先ダイナミックメモリ１１
に転送される。なお、第３図において、ダイナミックメ
モリ１０とダイナミックメモリ１１とを夫々別のブロッ
クに示したが、一体に構成されたＲＡＭにおけるデータ
の転送に本発明を同等支障なく適用できることはいう迄
もない。また、第３図には第２図におけるメモリ制御部
３を示していないが、この制御部はＤＭＡコントローラ
５内に設けることが可能である。更に、本発明に係るＤ
ＭＡコントローラ５をマイクロプロセッサ１と一体に構
成することも可能であると共に、ニブルモード的アクセ
スの構成可能なダイナミックＲＡＭ以外のメモリに適用
することも可能である。
以上述べてきたように、本発明によれば、簡易な構成に
よりメモリの負担の軽減とデータの高速転送が可能とな
り、システム効率が向上する。
よりメモリの負担の軽減とデータの高速転送が可能とな
り、システム効率が向上する。
第１図は本発明の原理フロー図、
第２図は本発明の実施例のシステムブロック図、第３図
は本発明の詳細な部分図である。 第２図、第３図において、 １はマイクロプロセッサ、 ２はシステムクロック、 ３はメモリ制御部、 ４はニブルモード付ダイナミックＲ、Ａ Ｍ 。 ５はＤＭＡコントローラ、 ６はＩ１０制御部、 ７はアドレスバス、 ８はデータバス、 ９はバッファ、 １０は転送元ダイナミックメモリ、 １１は転送先ダイナミックメモリ、 １２は制御ラインである。 本音日月の原理フロー図 第１図 凄槽５力の夾湖１使ｊのシステムフ゛ロツタ図第２図
は本発明の詳細な部分図である。 第２図、第３図において、 １はマイクロプロセッサ、 ２はシステムクロック、 ３はメモリ制御部、 ４はニブルモード付ダイナミックＲ、Ａ Ｍ 。 ５はＤＭＡコントローラ、 ６はＩ１０制御部、 ７はアドレスバス、 ８はデータバス、 ９はバッファ、 １０は転送元ダイナミックメモリ、 １１は転送先ダイナミックメモリ、 １２は制御ラインである。 本音日月の原理フロー図 第１図 凄槽５力の夾湖１使ｊのシステムフ゛ロツタ図第２図
Claims (2)
- （１）読み出されたデータを格納する複数のバッファ（
９）を備えたダイレクトメモリアクセスコントローラで
あって、ベースとなるアドレス（７）の情報を読み出す
メモリサイクルのモードとメモリ（１０）に制御信号（
１２）を送出するモードとを有し、前記モードによる読
み出しの後に続いて送出される前記制御信号によって前
記バッファ（９）に所定のデータが格納された後、転送
先データ利用装置（１１）に前記格納されたデータが転
送されることを特徴とするダイレクトメモリアクセスコ
ントローラ。 - （２）ベースとなるアドレスの情報を読み出すメモリサ
イクルに続いてメモリに制御信号を送出するモードがダ
イナミックＲＡＭのニブルモードをサポートして成るこ
とを特徴とする特許請求の範囲第１項記載のダイレクト
メモリアクセスコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20823185A JPS6269347A (ja) | 1985-09-20 | 1985-09-20 | ダイレクトメモリアクセスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20823185A JPS6269347A (ja) | 1985-09-20 | 1985-09-20 | ダイレクトメモリアクセスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269347A true JPS6269347A (ja) | 1987-03-30 |
Family
ID=16552825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20823185A Pending JPS6269347A (ja) | 1985-09-20 | 1985-09-20 | ダイレクトメモリアクセスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269347A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227762A (ja) * | 1989-02-28 | 1990-09-10 | Yokogawa Electric Corp | Ｄｍａ転送装置 |
| JPH03134751A (ja) * | 1989-10-20 | 1991-06-07 | Tokyo Electric Co Ltd | Ｄｍａデータ転送装置 |
-
1985
- 1985-09-20 JP JP20823185A patent/JPS6269347A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02227762A (ja) * | 1989-02-28 | 1990-09-10 | Yokogawa Electric Corp | Ｄｍａ転送装置 |
| JPH03134751A (ja) * | 1989-10-20 | 1991-06-07 | Tokyo Electric Co Ltd | Ｄｍａデータ転送装置 |
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