JPH0222748A - 不揮発生メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ユニット電源オフ時に各ユニット装置の状態を保持して
おく不揮発性メモリの制御回路に関し、不揮発性メモリ
のメモリアクセスを待ち時間なしに行うことを目的とし
、 デュアルポートメモリ部と、不揮発性メモリ部と、上記
デュアルポートメモリ部と不揮発性メモリ部間のデータ
転送を制御する転送制御部と、上記転送制御部の転送方
向と開始信号を設定し転送終了を示すレジスタ部とを備
え、 上記転送制御部はＣＰＵバスと独立にメモリ間のバスを
有し、上記デュアルポートメモリ部と不揮発性メモリ部
とのデータ転送をＣＰＵの動作と独立に行うよう構成す
る。

〔産業上の利用分野〕

本発明は、ユニット電源オフ時に各ユニット装置の状態
を保持しておく不揮発性メモリの制御回路に関する。

不揮発性メモリは半導体メモリより構成され、洗出し書
込みが可能で電源オフ時にも記憶内容が消えないが、書
込み速度は遅く読出し速度は速いという特徴を持ってい
る。この特徴を利用して、近年の装置は各ユニ７）の設
定情報を不揮発性メモリに保存しておき、電源オンでそ
の内容を各ユニットにそれぞれ書込み、短い時間で各ユ
ニットを立上げる必要があるため、多くの場合この不揮
発性メモリがユニット電源オフ時のメモリとして使用さ
れている。また必要に応じてその内容を書変え可能なた
め、システム状態をまとめて変更するのも容易である。

さらに年々この不揮発性メモリの内容も大容量化してき
ており、多方面に活用されてきている。

〔従来の技術〕

従来の不揮発性メモリと各ユニットのＣＰＵとＲＡＭと
の接続構成図を第５図に示す。図において、ＣＰｔＪ５
とＲＡ　Ｍ　６と不揮発性メモリ２とはタイミンフ それぞれ≠＃〒≠バス、アドレスバス、データバスによ
り連結されており、各ユニットに設けられているＲＡＭ
６は高速読取り書込みが可能であるが、電源オフ時には
記憶内容が消去されるので、電源オンしている時に予め
記憶内容を不揮発性メモリ２に転送しておく必要がある
。そして電源オン時に不揮発性メモリ２に記憶しておい
た内容を高速で読取り、ユニットを定常状態に戻すこと
ができる。

しかし従来の不揮発性メモリにおいては、各ユニット毎
のＲＡＭ６のメモリ内容を不揮発性メモリ２に転送する
場合、ＣＰＵ５はデータをＲＡＭ６から読取り、このデ
ータを不揮発性メモリ２に書込むため、バスをすべてそ
の処理に使用し、しかも一般に不揮発性メモリ２の書込
みアクセス時間は、ＣＰＵ５のサイクルタイムの１０３
〜１０４倍であるので、−度ＲＡＭ６から１データを読
込み不揮発性メモリ２に書込み、次に１データを再び不
揮発性メモリ２に書込むまでに、ＣＰｔＪ５は長時間待
っていなくてはならなかった。

〔発明が解決しようとする課題〕

したがって従来多量のデータを不揮発性メモリに書込む
場合、ＣＰＵの処理はＲＡＭから不揮発性メモリにデー
タを転送する処理と、待ち時間処理だけになり、その書
込み時間もＲＡＭに対する書込み時間の１０３〜１０４
倍もの長時間におよび、その間他のＣＰＵ処理が止まっ
てしまうといった問題が生じていた。

本発明は、ＲＡＭから不揮発性メモリにデータを書込む
場合に、ＣＰＵのデータバスを長時間専有せずに転送を
行うようにすることを目的とする。

〔課題を解決するための手段〕

本発明の原理構成図を第１図に示す。図において、１は
デュアルポートメモリ部、２は不揮発性メモリ部、３は
転送制御部、４はレジスタ部、５はｃｐｕ、６はＲＡＭ
を示す。

デュアルポートメモリ部１は各ユニットのＣＰＵ５から
直接アクセスされてデータバスによりリード／ライトさ
れる。不揮発性メモリ部２は電源オフ時各ユニットのＲ
ＡＭ６のデータを保存しておくメモリである。転送制御
部３はデュアルポートメモリ部１と不揮発性メモリ部２
との間のデータ転送を行うためのアドレスとリード／ラ
イトのクロックを発生させる回路であり、レジスタ部４
は転送開始と方向を指定し、転送終了を知るだめのレジ
スタ回路である。なおデュアルポートメモリ部１は入出
力バスを２系統持ち、ＣＰＵ、ＲＡＭ側と不揮発性メモ
リ部側との両方向から相互独立に制御できるメモリであ
る。

〔作用〕

本発明の詳細な説明するタイムチャートを第２図に示す
。図（ａ）は従来の処理状態を示し、図（ｂ）は本発明
の処理状態を示す。

従来の方法では図（ａ）に示すように、ＣＰＵの処理内
容が処理Ａから処理Ｂに移る間に、ＲＡＭから不揮発性
メモリに書込みデータ処理を行った時に数分を要し、そ
の間データバスが専有されて次の処理Ｂが待たされる。

本発明の方法では図（ｂ）に示すよウニ、ＣＰＵ５の処
理内容が処理Ａがら処理Ｂに移る間にはＲＡＭ６からデ
ュアルポートメモリ部１への転送時間だけが必要で、Ｒ
ＡＭ６とデュアルポートメモリ部１間は高速処理される
ので短時間で済む。

ＣＰＵ５からの指示によりレジスタ部４から開始信号と
方向が転送制御部３に与えられ、コントロール信号が不
揮発性メモリ部２に送られて、デュアルポートメモリ部
１に一旦蓄積されたＲＡＭ６のメモリ内容を不揮発性メ
モリ部２に転送する。

この転送処理時間は低速度のため時間がかかるがＣＰＵ
５との間のデータバスはこの間使用しないため、ＣＰＵ
５はこれとは無関係に次のデータ処理Ｂ以下に移ること
ができる。

次に電源オン時における不揮発性メモリ部２からＲＡＭ
６への書込み処理は、ＣＰＵ５からの指示によりレジス
タ部４から開始信号と方向が転送制御部３に与えられ、
コントロール信号がデュアルポートメモリ部１に送られ
て、不揮発性メモリ部２に蓄積されているＲＡＭ６のメ
モリ内容を高速度でデュアルポートメモリ部１に送出し
、このメモリ内容がＲＡＭ６に対して高速度で蓄積され
て、各ユニットが定常状態になる。

〔実施例〕

本発明の実施例の回路構成図を第３図に示す。

図において、１〜６は第１図の原理構成図と同一番号を
示す。

この回路における動作は一度ＲＡＭ６の内容をデュアル
ポートメモリ部１に書込み、レジスタ部４に転送方向と
開始を示す信号を設定することにより転送制御部３はＣ
ＰＵ５とは独立に、デュアルポートメモリ部１に蓄積さ
れたＲＡＭ６のデータを不揮発性メモリ部２に転送する
。また電源オン時にＣＰＵ５からの指示により、レジス
タ部４に転送方向と開始を示す信号を設定することによ
り転送制御部３は、不揮発性メモリ部２に蓄積されてい
るＲＡＭ６のデータをデュアルポートメモリ部１を経て
ＲＡＭ４に転送し、データの復旧処理を行う。

第４図に実施例のタイムチャートを示す。図において、
■はＣＰＵ５からの転送開始の指示を受けてレジスタ部
４の設定レジスタにより送出される転送開始信号で、デ
ュアルポートメモリ１部側か不揮発性メモリ部２側かの
転送方向がゲートで指示される。■はこの転送開始信号
■を受けてレジスタ部４のステータスレジスタに送り、
転送が終了するまで転送制御部３をビジー状態に保つ。

■はメモリライト信号で転送方向によりクロック速度を
転送側′４１１部３で変換し、低速度の場合は高速度の
場合の１／ｎにクロック速度を変換する。

従って不揮発性メモリ部２への書込みの場合は低速度で
、デュアルポートメモリ部ｌへの書込みの場合は高速度
で行われる。■は上記■のメモリライト信号に同期した
アドレスバスの信号を示し、■はデータバスの信号を示
す。従って上記■〜■の信号データは転送方向により時
間長が異なるが、■〜■のタイムチャート図は転送方向
が変っても涜出しと書込みは同一である。

〔発明の効果〕

本発明によれば不揮発性メモリへのアクセスは一度デュ
アルポートメモリを通して行い、デュアルポートメモリ
を不揮発性メモリと見なしてり一ド／ライトを行うので
、アクセス時間を気にせずにＣＰＵ処理を行うことがで
きる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の詳細な
説明するタイムチャート図、第３図は本発明の実施例の
回路構成図、第４図は実施例のタイムチャート、第５図
は従来例の回路構成図を示す。 図において、１はデュアルポートメモリ部、２は不揮発
性メモリ部、３は転送制御部、４はレジスタ部、５はＣ
ＰＵ、６はＲＡＭ示す。

Claims (1)

1. 【特許請求の範囲】 ユニット電源オフ時に各ユニット装置の状態を保持して
   おく不揮発性メモリにおいて、 デュアルポートメモリ部（１）と、不揮発性メモリ部（
   ２）と、上記デュアルポートメモリ部と不揮発性メモリ
   部間のデータ転送を制御する転送制御部（３）と、上記
   転送制御部の転送方向と開始信号を設定し転送終了を示
   すレジスタ部（４）とを備え、 上記転送制御部（３）はＣＰＵバスと独立にメモリ間の
   バスを有し、上記デュアルポートメモリ部（１）と不揮
   発性メモリ部（２）とのデータ転送をＣＰＵ（５）の動
   作と独立に行うよう構成することを特徴とする不揮発性
   メモリ制御回路。