JPS63228359A - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPS63228359A JPS63228359A JP6111487A JP6111487A JPS63228359A JP S63228359 A JPS63228359 A JP S63228359A JP 6111487 A JP6111487 A JP 6111487A JP 6111487 A JP6111487 A JP 6111487A JP S63228359 A JPS63228359 A JP S63228359A
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＤＭＡコントローラによるデータ転送制御方式において
、ＲＥＡＤ 、 ＷＲＩＴＥ 、へＣＸ等について別個
の制御信号を設けいずれかのＩ／Ｏ等からＲＥＡＤ し
ているときに上記別個の制御信号により他のＩ／Ｏ等か
ら−ＲＩＴＥを行わしめ、同一の読み出しサイクル内に
おいてこれらの動作を可能にすることによりサイクルタ
イムの短縮化を図り、バスの効率的運用を図ったもので
ある。
、ＲＥＡＤ 、 ＷＲＩＴＥ 、へＣＸ等について別個
の制御信号を設けいずれかのＩ／Ｏ等からＲＥＡＤ し
ているときに上記別個の制御信号により他のＩ／Ｏ等か
ら−ＲＩＴＥを行わしめ、同一の読み出しサイクル内に
おいてこれらの動作を可能にすることによりサイクルタ
イムの短縮化を図り、バスの効率的運用を図ったもので
ある。
本発明は電算機システムにおけるデータ転送制御方式に
関し、特にダイレクト・メモリ・アクセス（ＤＭＡ）コ
ントローラに係るデータ転送制御方式に関する。
関し、特にダイレクト・メモリ・アクセス（ＤＭＡ）コ
ントローラに係るデータ転送制御方式に関する。
ＤＭＡは中央処理袋Ｗ（ＣＰＵ）を介さずに、磁気テー
プ等の周辺機器（１／Ｏ）とメモリ間でデータを転送さ
せることにより転送の高速化を図るもので、そのための
制御手段をＤＭＡコントローラという。第３図に概略の
装置構成例を示す如く、ＤＭＡコントローラ３２ではそ
の内部のアドレスレジスタにＤＭＡ転送のスタートアド
レスを書込み、内部のカウンタあるいはレジスタに転送
終了までのデータ個数あるいはメモリ番地を書込み、内
部のステータスレジスタに制御コードを転送する。制御
コードには種々の情報が含まれ、これらはデータバスＤ
Ｂを経てＣＰＵの制御の下にＤＭＡコントローラ内部の
レジスタに書込まれる。
プ等の周辺機器（１／Ｏ）とメモリ間でデータを転送さ
せることにより転送の高速化を図るもので、そのための
制御手段をＤＭＡコントローラという。第３図に概略の
装置構成例を示す如く、ＤＭＡコントローラ３２ではそ
の内部のアドレスレジスタにＤＭＡ転送のスタートアド
レスを書込み、内部のカウンタあるいはレジスタに転送
終了までのデータ個数あるいはメモリ番地を書込み、内
部のステータスレジスタに制御コードを転送する。制御
コードには種々の情報が含まれ、これらはデータバスＤ
Ｂを経てＣＰＵの制御の下にＤＭＡコントローラ内部の
レジスタに書込まれる。
ＤＭＡコントローラ３２とｌ１０３４ 、３５もしくは
メモリ３３との間のデータ転送は一般には次のように行
われる。即ち、いずれかの■／○からＤＭＡ要求信号が
ＤＭＡコントローラ３２に入力されると、ＤＭＡ動作が
アクティブであることをステータスレジスタが示してい
る場合、ＤＭＡコントローラ３２はＣ１”Ｕ ３１に対
してＨＯＬＤ要求信号を出力する。ＣＰＵ ３１はＨＯ
Ｌ Ｄ要求を受は付けると、応答信号をＤＭＡコントロ
ーラ３２に出力し、ＤＭＡコントローラ３２はｌ１０３
４．３５にリード信号を出力する。データ転送の内容が
メモリ３３への書込みの場合には、Ｉ／Ｏはリード信号
が（るとデータバスＤＢにデータを送り出す。一方、Ｄ
ＭＡコントローラ３２はアドレスレジスタの内容をアド
レスバスＡＢに送り出し、ＷＲＩＴＥ動作を示す制御線
をステータスレジスタに従ってアクティブにする。これ
らのタイミングがうまくとれていれば、アドレスレスタ
Ｂ上の信号で示すメモリ番地内に、データバスＤＢ上の
データが取り込まれる。
メモリ３３との間のデータ転送は一般には次のように行
われる。即ち、いずれかの■／○からＤＭＡ要求信号が
ＤＭＡコントローラ３２に入力されると、ＤＭＡ動作が
アクティブであることをステータスレジスタが示してい
る場合、ＤＭＡコントローラ３２はＣ１”Ｕ ３１に対
してＨＯＬＤ要求信号を出力する。ＣＰＵ ３１はＨＯ
Ｌ Ｄ要求を受は付けると、応答信号をＤＭＡコントロ
ーラ３２に出力し、ＤＭＡコントローラ３２はｌ１０３
４．３５にリード信号を出力する。データ転送の内容が
メモリ３３への書込みの場合には、Ｉ／Ｏはリード信号
が（るとデータバスＤＢにデータを送り出す。一方、Ｄ
ＭＡコントローラ３２はアドレスレジスタの内容をアド
レスバスＡＢに送り出し、ＷＲＩＴＥ動作を示す制御線
をステータスレジスタに従ってアクティブにする。これ
らのタイミングがうまくとれていれば、アドレスレスタ
Ｂ上の信号で示すメモリ番地内に、データバスＤＢ上の
データが取り込まれる。
第４図は上述のデータ転送を概略のタイミングチャート
で示したものである。即ち、いずれかのｌ１０３４．３
５から制御信号ＲＥＡＤがくると、読み出し側からＡＣ
Ｋ信号が送られ、データがデータバスＤＢ上に送り出さ
れた後にＡＣＫ信号が送られ、データバス上のデータは
一部ＤＭＡコントローラ３２によりラッチされる。次の
書込みサイクルにおいて、制御信号ＷＲＩＴＥに続＜Ａ
ＣＫ信号によりデータバスＤＢ上のデータはとり出され
て他のＩ／Ｏもしくはメモリに書込まれる。この場合、
前述の如く、ＡＣＫ信号はデータを送り出したときと読
出しの終了あるいは書込み開始と書込みの終了時におい
て送出される。このように読出しから他への書込みまで
一部データパス上にラッチしてから転送されるのでその
一サイクルはＴ２となる。
で示したものである。即ち、いずれかのｌ１０３４．３
５から制御信号ＲＥＡＤがくると、読み出し側からＡＣ
Ｋ信号が送られ、データがデータバスＤＢ上に送り出さ
れた後にＡＣＫ信号が送られ、データバス上のデータは
一部ＤＭＡコントローラ３２によりラッチされる。次の
書込みサイクルにおいて、制御信号ＷＲＩＴＥに続＜Ａ
ＣＫ信号によりデータバスＤＢ上のデータはとり出され
て他のＩ／Ｏもしくはメモリに書込まれる。この場合、
前述の如く、ＡＣＫ信号はデータを送り出したときと読
出しの終了あるいは書込み開始と書込みの終了時におい
て送出される。このように読出しから他への書込みまで
一部データパス上にラッチしてから転送されるのでその
一サイクルはＴ２となる。
第４図に示すように、従来のデータ転送では例えば、ｌ
１０３４からｌ１０３５もしくはメモリ３３へのデータ
転送において、Ｉ／Ｏからデータを読み出す（ＲＥＡＤ
）サイクルと、他のＩ／Ｏもしくはメモリへ読み出され
たデータを書き込む（ＷＲＩＴＥ）サイクルとを合計し
たＴ２の期間を必要としている。このように、従来、制
御系の信号であるＲＥＡＤ。
１０３４からｌ１０３５もしくはメモリ３３へのデータ
転送において、Ｉ／Ｏからデータを読み出す（ＲＥＡＤ
）サイクルと、他のＩ／Ｏもしくはメモリへ読み出され
たデータを書き込む（ＷＲＩＴＥ）サイクルとを合計し
たＴ２の期間を必要としている。このように、従来、制
御系の信号であるＲＥＡＤ。
Ｗｌ？ＩＴＥ 、 ＡＣＫ信号は一組なのでいずれかの
■／○もしくはメモリをアクセスした場合、その他のＩ
／Ｏもしくはメモリを物理的に同時にアクセスすること
はできない。そのため、データ転送時間は読出しと書込
みの２サイクル分子２を必要とし、多量のデータを転送
する装置においては転送時間に多くの時間を要し、効率
的なデータバスの運用を妨げている。
■／○もしくはメモリをアクセスした場合、その他のＩ
／Ｏもしくはメモリを物理的に同時にアクセスすること
はできない。そのため、データ転送時間は読出しと書込
みの２サイクル分子２を必要とし、多量のデータを転送
する装置においては転送時間に多くの時間を要し、効率
的なデータバスの運用を妨げている。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解消したＤＭＡコントローラのデータ転送
制御方式を提供することにあり、基本的にはデータ転送
を行なうＩ／Ｏもしくはメモリをそれぞれ別個の制御信
号によってコントロールすることにより読出しサイクル
と書込みサイクルを同一のサイクルで実行できるように
するもので、送出する側のＩ／ＯもしくはメモリがＲＥ
ＡＤされ、データをデータバス上に送出している間に指
定された側のＩ／Ｏもしくはメモリがそのデータを受は
得るようにしたもので、その手段は、ＤＭＡコントロー
ラ３２によりＣＰＵ ３１を介さずに周辺機器（Ｉ／Ｏ
）とメモリ間においてデータの転送を行なうＤＭＡ転送
におけるデータ転送制御方式において、いずれかのｌ１
０３４．３５等から読出し制御信号ＲＥＡＤによりデー
タを読み出し、他方のＩ／Ｏ等に書込み制御信号ＷＲＩ
ＴＥにより前記データを書込むときに、前記読出しおよ
び書込み制御信号とは別個の読出しおよび書込み制御信
号ＲＥＡＤＩ 、 ＷＲＩＴＥＩを前記ＤＭＡコントロ
ーラ３２から発生し、前記読み出しのサイクル内におい
テ他方への書込みを行なうようにしたことを特徴とする
。
述の問題点を解消したＤＭＡコントローラのデータ転送
制御方式を提供することにあり、基本的にはデータ転送
を行なうＩ／Ｏもしくはメモリをそれぞれ別個の制御信
号によってコントロールすることにより読出しサイクル
と書込みサイクルを同一のサイクルで実行できるように
するもので、送出する側のＩ／ＯもしくはメモリがＲＥ
ＡＤされ、データをデータバス上に送出している間に指
定された側のＩ／Ｏもしくはメモリがそのデータを受は
得るようにしたもので、その手段は、ＤＭＡコントロー
ラ３２によりＣＰＵ ３１を介さずに周辺機器（Ｉ／Ｏ
）とメモリ間においてデータの転送を行なうＤＭＡ転送
におけるデータ転送制御方式において、いずれかのｌ１
０３４．３５等から読出し制御信号ＲＥＡＤによりデー
タを読み出し、他方のＩ／Ｏ等に書込み制御信号ＷＲＩ
ＴＥにより前記データを書込むときに、前記読出しおよ
び書込み制御信号とは別個の読出しおよび書込み制御信
号ＲＥＡＤＩ 、 ＷＲＩＴＥＩを前記ＤＭＡコントロ
ーラ３２から発生し、前記読み出しのサイクル内におい
テ他方への書込みを行なうようにしたことを特徴とする
。
第１図は本発明に係るデータ転送制御方式の一実施例タ
イミングチャードである。また、第２図は第１図データ
転送を実現する装置のブロック図である。
イミングチャードである。また、第２図は第１図データ
転送を実現する装置のブロック図である。
第１図において、ＲＥＡＤ 、 ＷＲＩＴＥ 、 ＡＣ
Ｋ等は従来も用いられた制御信号であり、ＲＥＡＤＩ
、 ＷＲＴＴＩＥＩ 。
Ｋ等は従来も用いられた制御信号であり、ＲＥＡＤＩ
、 ＷＲＴＴＩＥＩ 。
ＡＣＫＩ等は本発明に係るデータ転送制御方式のための
制御信号である。前述の第４図と同様のデータ転送を行
なう場合、本発明においては次のようになる。即ち、い
ずれかのＩ／Ｏもしくはメモリから制御信号ＲＥＡＤに
より読み出されたデータがデータバス上に送出されてい
る間に、このデータはＤＭＡコントローラからの新たな
制御信号ＷＲＩＴＥＩによって他のＩ／Ｏもしくはメモ
リに同一の読出しサイクル内で書込むことができる。こ
の場合、ＡＣＫ信号はデータを読み出した側のｆ／Ｏ等
から読み出し開始時に送出され、読み出しが終了した時
にまた送出される。一方、ＡＣＫＩ信号はデータを書込
む側のＩ／Ｏ等から書込み開始時に送出され、書込み終
了時にまた送出される。ＡＣＫ信号とＡＣＫＩ信号の終
了信号は読み出しと書込みがほぼ同時に終了することに
なるので時点はほぼ一敗する。このように、ＲＥＡＤ信
号の立ち上っている期間内Ｔ１で−ＲＩＴＥ動作も終了
することになるので、第４図の従来例と比較すると大幅
にサイクルタイムを短縮することができる。
制御信号である。前述の第４図と同様のデータ転送を行
なう場合、本発明においては次のようになる。即ち、い
ずれかのＩ／Ｏもしくはメモリから制御信号ＲＥＡＤに
より読み出されたデータがデータバス上に送出されてい
る間に、このデータはＤＭＡコントローラからの新たな
制御信号ＷＲＩＴＥＩによって他のＩ／Ｏもしくはメモ
リに同一の読出しサイクル内で書込むことができる。こ
の場合、ＡＣＫ信号はデータを読み出した側のｆ／Ｏ等
から読み出し開始時に送出され、読み出しが終了した時
にまた送出される。一方、ＡＣＫＩ信号はデータを書込
む側のＩ／Ｏ等から書込み開始時に送出され、書込み終
了時にまた送出される。ＡＣＫ信号とＡＣＫＩ信号の終
了信号は読み出しと書込みがほぼ同時に終了することに
なるので時点はほぼ一敗する。このように、ＲＥＡＤ信
号の立ち上っている期間内Ｔ１で−ＲＩＴＥ動作も終了
することになるので、第４図の従来例と比較すると大幅
にサイクルタイムを短縮することができる。
第２図は第１図のデータ転送を実現するためにＤＭＡコ
ントローラ３２内に設けられるタイミング発生回路３２
１およびマルチプレクサ３２２である。
ントローラ３２内に設けられるタイミング発生回路３２
１およびマルチプレクサ３２２である。
タイミング発生回路３２１には読み出される側の１１０
もしくはメモリからＡＣＫ信号が、書込まれる側からＡ
ＣＫＩ信号が入力される。また、ＤＭＡ５ＬはＤＭＡ転
送をやるか否かの選択信号であり、この信号によりマル
チプレクサ３２２は切り換えられる。今、ＤＭＡ転送を
やらないときにはＣＰＵからのｔ？ＥＡＤおよび−ＲＩ
ＴＥ信号はマルチプレクサを介していずれかの読み出さ
れるＩ／Ｏおよび書込まれるＩ／Ｏに入力される。ＤＭ
Ａ転送を行なう場合には、ＤＭＡコントローラからのＲ
ＥＡＤ信号によりデータをデータバス上に読み出した後
、ＷＲＩＴＥＩ信号によって他のＩ／Ｏへの書込みを行
なう。
もしくはメモリからＡＣＫ信号が、書込まれる側からＡ
ＣＫＩ信号が入力される。また、ＤＭＡ５ＬはＤＭＡ転
送をやるか否かの選択信号であり、この信号によりマル
チプレクサ３２２は切り換えられる。今、ＤＭＡ転送を
やらないときにはＣＰＵからのｔ？ＥＡＤおよび−ＲＩ
ＴＥ信号はマルチプレクサを介していずれかの読み出さ
れるＩ／Ｏおよび書込まれるＩ／Ｏに入力される。ＤＭ
Ａ転送を行なう場合には、ＤＭＡコントローラからのＲ
ＥＡＤ信号によりデータをデータバス上に読み出した後
、ＷＲＩＴＥＩ信号によって他のＩ／Ｏへの書込みを行
なう。
以上説明したように本発明によれば、読み出しサイクル
内で他への書込みも可能なので、データ転送時間を大幅
に短縮することができバスの効率的な運用を図ることが
できる。
内で他への書込みも可能なので、データ転送時間を大幅
に短縮することができバスの効率的な運用を図ることが
できる。
第１図は本発明に係るデータ転送タイミングチャート、
第２図は第１図データ転送を実施するＤＭＡコントロー
ラ内部のタイミング発生回路、第３図は電算機システム
の一般的装置構成ブロック図、および 第４図は従来のデータ転送タイミングチャートである。 （符号の説明） ３１・・・ＣＰＵ。 ３２・・・ＤＭＡコントローラ、 ３３・・・メモリ、 ３４ 、３５・・・Ｉ／Ｏ、 ３２１・・・タイミング発生回路、 ３２２・・・マルチプレクサ。
ラ内部のタイミング発生回路、第３図は電算機システム
の一般的装置構成ブロック図、および 第４図は従来のデータ転送タイミングチャートである。 （符号の説明） ３１・・・ＣＰＵ。 ３２・・・ＤＭＡコントローラ、 ３３・・・メモリ、 ３４ 、３５・・・Ｉ／Ｏ、 ３２１・・・タイミング発生回路、 ３２２・・・マルチプレクサ。
Claims (1)
- １、ダイレクト・メモリ・アクセス（ＤＭＡ）コントロ
ーラにより中央処理装置（ＣＰＵ）を介さずに周辺機器
（Ｉ／Ｏ）とメモリ間においてデータの転送を行なうＤ
ＭＡ転送におけるデータ転送制御方式において、いずれ
かのＩ／Ｏ等から読出し制御信号によりデータを読み出
し、他方のＩ／Ｏ等に書込み制御信号により前記データ
を書込むときに、前記読出しおよび書込み制御信号とは
別個の読出しおよび書込み制御信号を前記ＤＭＡコント
ローラから発生し、前記読み出しのサイクル内において
他方への書込みを行なうようにしたことを特徴とするデ
ータ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6111487A JPS63228359A (ja) | 1987-03-18 | 1987-03-18 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6111487A JPS63228359A (ja) | 1987-03-18 | 1987-03-18 | デ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228359A true JPS63228359A (ja) | 1988-09-22 |
Family
ID=13161725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6111487A Pending JPS63228359A (ja) | 1987-03-18 | 1987-03-18 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228359A (ja) |
-
1987
- 1987-03-18 JP JP6111487A patent/JPS63228359A/ja active Pending
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